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2 |
marta |
-- VHDL structural description generated from `idea_heart_1r`
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-- date : Sat Sep 8 04:53:46 2001
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-- Entity Declaration
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| 6 |
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| 7 |
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ENTITY idea_heart_1r IS
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| 8 |
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PORT (
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| 9 |
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en : in BIT_VECTOR (1 TO 7); -- en
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| 10 |
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x1 : in BIT_VECTOR (0 TO 15); -- x1
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| 11 |
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x2 : in BIT_VECTOR (0 TO 15); -- x2
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| 12 |
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x3 : in BIT_VECTOR (0 TO 15); -- x3
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| 13 |
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|
x4 : in BIT_VECTOR (0 TO 15); -- x4
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| 14 |
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|
z1 : in BIT_VECTOR (0 TO 15); -- z1
|
| 15 |
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|
z2 : in BIT_VECTOR (0 TO 15); -- z2
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| 16 |
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|
z3 : in BIT_VECTOR (0 TO 15); -- z3
|
| 17 |
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|
z4 : in BIT_VECTOR (0 TO 15); -- z4
|
| 18 |
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|
z5 : in BIT_VECTOR (0 TO 15); -- z5
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| 19 |
|
|
z6 : in BIT_VECTOR (0 TO 15); -- z6
|
| 20 |
|
|
y1 : inout BIT_VECTOR (0 TO 15); -- y1
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| 21 |
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|
y2 : inout BIT_VECTOR (0 TO 15); -- y2
|
| 22 |
|
|
y3 : inout BIT_VECTOR (0 TO 15); -- y3
|
| 23 |
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|
y4 : inout BIT_VECTOR (0 TO 15); -- y4
|
| 24 |
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|
reset : in BIT; -- reset
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| 25 |
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|
vdd : in BIT; -- vdd
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| 26 |
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|
vss : in BIT -- vss
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| 27 |
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|
);
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| 28 |
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|
END idea_heart_1r;
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| 29 |
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| 30 |
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-- Architecture Declaration
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| 31 |
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| 32 |
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ARCHITECTURE VST OF idea_heart_1r IS
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| 33 |
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COMPONENT sm16plus1mul_glopf
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| 34 |
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port (
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| 35 |
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in1 : in BIT_VECTOR(0 TO 15); -- in1
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| 36 |
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in2 : in BIT_VECTOR(0 TO 15); -- in2
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| 37 |
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|
en : in BIT; -- en
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| 38 |
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clr : in BIT; -- clr
|
| 39 |
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mulout : out BIT_VECTOR(0 TO 15); -- mulout
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| 40 |
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vdd : in BIT; -- vdd
|
| 41 |
|
|
vss : in BIT -- vss
|
| 42 |
|
|
);
|
| 43 |
|
|
END COMPONENT;
|
| 44 |
|
|
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| 45 |
|
|
COMPONENT sm16adder_glopf
|
| 46 |
|
|
port (
|
| 47 |
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|
a : in BIT_VECTOR(0 TO 15); -- a
|
| 48 |
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|
b : in BIT_VECTOR(0 TO 15); -- b
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| 49 |
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|
en : in BIT; -- en
|
| 50 |
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|
clr : in BIT; -- clr
|
| 51 |
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|
s : inout BIT_VECTOR(0 TO 15); -- s
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| 52 |
|
|
vdd : in BIT; -- vdd
|
| 53 |
|
|
vss : in BIT -- vss
|
| 54 |
|
|
);
|
| 55 |
|
|
END COMPONENT;
|
| 56 |
|
|
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| 57 |
|
|
COMPONENT s16xor_glopf
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| 58 |
|
|
port (
|
| 59 |
|
|
a : in BIT_VECTOR(0 TO 15); -- a
|
| 60 |
|
|
b : in BIT_VECTOR(0 TO 15); -- b
|
| 61 |
|
|
en : in BIT; -- en
|
| 62 |
|
|
clr : in BIT; -- clr
|
| 63 |
|
|
q : inout BIT_VECTOR(0 TO 15); -- q
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| 64 |
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|
vdd : in BIT; -- vdd
|
| 65 |
|
|
vss : in BIT -- vss
|
| 66 |
|
|
);
|
| 67 |
|
|
END COMPONENT;
|
| 68 |
|
|
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| 69 |
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|
SIGNAL o_add1_0 : BIT; -- o_add1 0
|
| 70 |
|
|
SIGNAL o_add1_1 : BIT; -- o_add1 1
|
| 71 |
|
|
SIGNAL o_add1_2 : BIT; -- o_add1 2
|
| 72 |
|
|
SIGNAL o_add1_3 : BIT; -- o_add1 3
|
| 73 |
|
|
SIGNAL o_add1_4 : BIT; -- o_add1 4
|
| 74 |
|
|
SIGNAL o_add1_5 : BIT; -- o_add1 5
|
| 75 |
|
|
SIGNAL o_add1_6 : BIT; -- o_add1 6
|
| 76 |
|
|
SIGNAL o_add1_7 : BIT; -- o_add1 7
|
| 77 |
|
|
SIGNAL o_add1_8 : BIT; -- o_add1 8
|
| 78 |
|
|
SIGNAL o_add1_9 : BIT; -- o_add1 9
|
| 79 |
|
|
SIGNAL o_add1_10 : BIT; -- o_add1 10
|
| 80 |
|
|
SIGNAL o_add1_11 : BIT; -- o_add1 11
|
| 81 |
|
|
SIGNAL o_add1_12 : BIT; -- o_add1 12
|
| 82 |
|
|
SIGNAL o_add1_13 : BIT; -- o_add1 13
|
| 83 |
|
|
SIGNAL o_add1_14 : BIT; -- o_add1 14
|
| 84 |
|
|
SIGNAL o_add1_15 : BIT; -- o_add1 15
|
| 85 |
|
|
SIGNAL o_add2_0 : BIT; -- o_add2 0
|
| 86 |
|
|
SIGNAL o_add2_1 : BIT; -- o_add2 1
|
| 87 |
|
|
SIGNAL o_add2_2 : BIT; -- o_add2 2
|
| 88 |
|
|
SIGNAL o_add2_3 : BIT; -- o_add2 3
|
| 89 |
|
|
SIGNAL o_add2_4 : BIT; -- o_add2 4
|
| 90 |
|
|
SIGNAL o_add2_5 : BIT; -- o_add2 5
|
| 91 |
|
|
SIGNAL o_add2_6 : BIT; -- o_add2 6
|
| 92 |
|
|
SIGNAL o_add2_7 : BIT; -- o_add2 7
|
| 93 |
|
|
SIGNAL o_add2_8 : BIT; -- o_add2 8
|
| 94 |
|
|
SIGNAL o_add2_9 : BIT; -- o_add2 9
|
| 95 |
|
|
SIGNAL o_add2_10 : BIT; -- o_add2 10
|
| 96 |
|
|
SIGNAL o_add2_11 : BIT; -- o_add2 11
|
| 97 |
|
|
SIGNAL o_add2_12 : BIT; -- o_add2 12
|
| 98 |
|
|
SIGNAL o_add2_13 : BIT; -- o_add2 13
|
| 99 |
|
|
SIGNAL o_add2_14 : BIT; -- o_add2 14
|
| 100 |
|
|
SIGNAL o_add2_15 : BIT; -- o_add2 15
|
| 101 |
|
|
SIGNAL o_add3_0 : BIT; -- o_add3 0
|
| 102 |
|
|
SIGNAL o_add3_1 : BIT; -- o_add3 1
|
| 103 |
|
|
SIGNAL o_add3_2 : BIT; -- o_add3 2
|
| 104 |
|
|
SIGNAL o_add3_3 : BIT; -- o_add3 3
|
| 105 |
|
|
SIGNAL o_add3_4 : BIT; -- o_add3 4
|
| 106 |
|
|
SIGNAL o_add3_5 : BIT; -- o_add3 5
|
| 107 |
|
|
SIGNAL o_add3_6 : BIT; -- o_add3 6
|
| 108 |
|
|
SIGNAL o_add3_7 : BIT; -- o_add3 7
|
| 109 |
|
|
SIGNAL o_add3_8 : BIT; -- o_add3 8
|
| 110 |
|
|
SIGNAL o_add3_9 : BIT; -- o_add3 9
|
| 111 |
|
|
SIGNAL o_add3_10 : BIT; -- o_add3 10
|
| 112 |
|
|
SIGNAL o_add3_11 : BIT; -- o_add3 11
|
| 113 |
|
|
SIGNAL o_add3_12 : BIT; -- o_add3 12
|
| 114 |
|
|
SIGNAL o_add3_13 : BIT; -- o_add3 13
|
| 115 |
|
|
SIGNAL o_add3_14 : BIT; -- o_add3 14
|
| 116 |
|
|
SIGNAL o_add3_15 : BIT; -- o_add3 15
|
| 117 |
|
|
SIGNAL o_add4_0 : BIT; -- o_add4 0
|
| 118 |
|
|
SIGNAL o_add4_1 : BIT; -- o_add4 1
|
| 119 |
|
|
SIGNAL o_add4_2 : BIT; -- o_add4 2
|
| 120 |
|
|
SIGNAL o_add4_3 : BIT; -- o_add4 3
|
| 121 |
|
|
SIGNAL o_add4_4 : BIT; -- o_add4 4
|
| 122 |
|
|
SIGNAL o_add4_5 : BIT; -- o_add4 5
|
| 123 |
|
|
SIGNAL o_add4_6 : BIT; -- o_add4 6
|
| 124 |
|
|
SIGNAL o_add4_7 : BIT; -- o_add4 7
|
| 125 |
|
|
SIGNAL o_add4_8 : BIT; -- o_add4 8
|
| 126 |
|
|
SIGNAL o_add4_9 : BIT; -- o_add4 9
|
| 127 |
|
|
SIGNAL o_add4_10 : BIT; -- o_add4 10
|
| 128 |
|
|
SIGNAL o_add4_11 : BIT; -- o_add4 11
|
| 129 |
|
|
SIGNAL o_add4_12 : BIT; -- o_add4 12
|
| 130 |
|
|
SIGNAL o_add4_13 : BIT; -- o_add4 13
|
| 131 |
|
|
SIGNAL o_add4_14 : BIT; -- o_add4 14
|
| 132 |
|
|
SIGNAL o_add4_15 : BIT; -- o_add4 15
|
| 133 |
|
|
SIGNAL o_mul1_0 : BIT; -- o_mul1 0
|
| 134 |
|
|
SIGNAL o_mul1_1 : BIT; -- o_mul1 1
|
| 135 |
|
|
SIGNAL o_mul1_2 : BIT; -- o_mul1 2
|
| 136 |
|
|
SIGNAL o_mul1_3 : BIT; -- o_mul1 3
|
| 137 |
|
|
SIGNAL o_mul1_4 : BIT; -- o_mul1 4
|
| 138 |
|
|
SIGNAL o_mul1_5 : BIT; -- o_mul1 5
|
| 139 |
|
|
SIGNAL o_mul1_6 : BIT; -- o_mul1 6
|
| 140 |
|
|
SIGNAL o_mul1_7 : BIT; -- o_mul1 7
|
| 141 |
|
|
SIGNAL o_mul1_8 : BIT; -- o_mul1 8
|
| 142 |
|
|
SIGNAL o_mul1_9 : BIT; -- o_mul1 9
|
| 143 |
|
|
SIGNAL o_mul1_10 : BIT; -- o_mul1 10
|
| 144 |
|
|
SIGNAL o_mul1_11 : BIT; -- o_mul1 11
|
| 145 |
|
|
SIGNAL o_mul1_12 : BIT; -- o_mul1 12
|
| 146 |
|
|
SIGNAL o_mul1_13 : BIT; -- o_mul1 13
|
| 147 |
|
|
SIGNAL o_mul1_14 : BIT; -- o_mul1 14
|
| 148 |
|
|
SIGNAL o_mul1_15 : BIT; -- o_mul1 15
|
| 149 |
|
|
SIGNAL o_mul2_0 : BIT; -- o_mul2 0
|
| 150 |
|
|
SIGNAL o_mul2_1 : BIT; -- o_mul2 1
|
| 151 |
|
|
SIGNAL o_mul2_2 : BIT; -- o_mul2 2
|
| 152 |
|
|
SIGNAL o_mul2_3 : BIT; -- o_mul2 3
|
| 153 |
|
|
SIGNAL o_mul2_4 : BIT; -- o_mul2 4
|
| 154 |
|
|
SIGNAL o_mul2_5 : BIT; -- o_mul2 5
|
| 155 |
|
|
SIGNAL o_mul2_6 : BIT; -- o_mul2 6
|
| 156 |
|
|
SIGNAL o_mul2_7 : BIT; -- o_mul2 7
|
| 157 |
|
|
SIGNAL o_mul2_8 : BIT; -- o_mul2 8
|
| 158 |
|
|
SIGNAL o_mul2_9 : BIT; -- o_mul2 9
|
| 159 |
|
|
SIGNAL o_mul2_10 : BIT; -- o_mul2 10
|
| 160 |
|
|
SIGNAL o_mul2_11 : BIT; -- o_mul2 11
|
| 161 |
|
|
SIGNAL o_mul2_12 : BIT; -- o_mul2 12
|
| 162 |
|
|
SIGNAL o_mul2_13 : BIT; -- o_mul2 13
|
| 163 |
|
|
SIGNAL o_mul2_14 : BIT; -- o_mul2 14
|
| 164 |
|
|
SIGNAL o_mul2_15 : BIT; -- o_mul2 15
|
| 165 |
|
|
SIGNAL o_mul3_0 : BIT; -- o_mul3 0
|
| 166 |
|
|
SIGNAL o_mul3_1 : BIT; -- o_mul3 1
|
| 167 |
|
|
SIGNAL o_mul3_2 : BIT; -- o_mul3 2
|
| 168 |
|
|
SIGNAL o_mul3_3 : BIT; -- o_mul3 3
|
| 169 |
|
|
SIGNAL o_mul3_4 : BIT; -- o_mul3 4
|
| 170 |
|
|
SIGNAL o_mul3_5 : BIT; -- o_mul3 5
|
| 171 |
|
|
SIGNAL o_mul3_6 : BIT; -- o_mul3 6
|
| 172 |
|
|
SIGNAL o_mul3_7 : BIT; -- o_mul3 7
|
| 173 |
|
|
SIGNAL o_mul3_8 : BIT; -- o_mul3 8
|
| 174 |
|
|
SIGNAL o_mul3_9 : BIT; -- o_mul3 9
|
| 175 |
|
|
SIGNAL o_mul3_10 : BIT; -- o_mul3 10
|
| 176 |
|
|
SIGNAL o_mul3_11 : BIT; -- o_mul3 11
|
| 177 |
|
|
SIGNAL o_mul3_12 : BIT; -- o_mul3 12
|
| 178 |
|
|
SIGNAL o_mul3_13 : BIT; -- o_mul3 13
|
| 179 |
|
|
SIGNAL o_mul3_14 : BIT; -- o_mul3 14
|
| 180 |
|
|
SIGNAL o_mul3_15 : BIT; -- o_mul3 15
|
| 181 |
|
|
SIGNAL o_mul4_0 : BIT; -- o_mul4 0
|
| 182 |
|
|
SIGNAL o_mul4_1 : BIT; -- o_mul4 1
|
| 183 |
|
|
SIGNAL o_mul4_2 : BIT; -- o_mul4 2
|
| 184 |
|
|
SIGNAL o_mul4_3 : BIT; -- o_mul4 3
|
| 185 |
|
|
SIGNAL o_mul4_4 : BIT; -- o_mul4 4
|
| 186 |
|
|
SIGNAL o_mul4_5 : BIT; -- o_mul4 5
|
| 187 |
|
|
SIGNAL o_mul4_6 : BIT; -- o_mul4 6
|
| 188 |
|
|
SIGNAL o_mul4_7 : BIT; -- o_mul4 7
|
| 189 |
|
|
SIGNAL o_mul4_8 : BIT; -- o_mul4 8
|
| 190 |
|
|
SIGNAL o_mul4_9 : BIT; -- o_mul4 9
|
| 191 |
|
|
SIGNAL o_mul4_10 : BIT; -- o_mul4 10
|
| 192 |
|
|
SIGNAL o_mul4_11 : BIT; -- o_mul4 11
|
| 193 |
|
|
SIGNAL o_mul4_12 : BIT; -- o_mul4 12
|
| 194 |
|
|
SIGNAL o_mul4_13 : BIT; -- o_mul4 13
|
| 195 |
|
|
SIGNAL o_mul4_14 : BIT; -- o_mul4 14
|
| 196 |
|
|
SIGNAL o_mul4_15 : BIT; -- o_mul4 15
|
| 197 |
|
|
SIGNAL o_xr1_0 : BIT; -- o_xr1 0
|
| 198 |
|
|
SIGNAL o_xr1_1 : BIT; -- o_xr1 1
|
| 199 |
|
|
SIGNAL o_xr1_2 : BIT; -- o_xr1 2
|
| 200 |
|
|
SIGNAL o_xr1_3 : BIT; -- o_xr1 3
|
| 201 |
|
|
SIGNAL o_xr1_4 : BIT; -- o_xr1 4
|
| 202 |
|
|
SIGNAL o_xr1_5 : BIT; -- o_xr1 5
|
| 203 |
|
|
SIGNAL o_xr1_6 : BIT; -- o_xr1 6
|
| 204 |
|
|
SIGNAL o_xr1_7 : BIT; -- o_xr1 7
|
| 205 |
|
|
SIGNAL o_xr1_8 : BIT; -- o_xr1 8
|
| 206 |
|
|
SIGNAL o_xr1_9 : BIT; -- o_xr1 9
|
| 207 |
|
|
SIGNAL o_xr1_10 : BIT; -- o_xr1 10
|
| 208 |
|
|
SIGNAL o_xr1_11 : BIT; -- o_xr1 11
|
| 209 |
|
|
SIGNAL o_xr1_12 : BIT; -- o_xr1 12
|
| 210 |
|
|
SIGNAL o_xr1_13 : BIT; -- o_xr1 13
|
| 211 |
|
|
SIGNAL o_xr1_14 : BIT; -- o_xr1 14
|
| 212 |
|
|
SIGNAL o_xr1_15 : BIT; -- o_xr1 15
|
| 213 |
|
|
SIGNAL o_xr2_0 : BIT; -- o_xr2 0
|
| 214 |
|
|
SIGNAL o_xr2_1 : BIT; -- o_xr2 1
|
| 215 |
|
|
SIGNAL o_xr2_2 : BIT; -- o_xr2 2
|
| 216 |
|
|
SIGNAL o_xr2_3 : BIT; -- o_xr2 3
|
| 217 |
|
|
SIGNAL o_xr2_4 : BIT; -- o_xr2 4
|
| 218 |
|
|
SIGNAL o_xr2_5 : BIT; -- o_xr2 5
|
| 219 |
|
|
SIGNAL o_xr2_6 : BIT; -- o_xr2 6
|
| 220 |
|
|
SIGNAL o_xr2_7 : BIT; -- o_xr2 7
|
| 221 |
|
|
SIGNAL o_xr2_8 : BIT; -- o_xr2 8
|
| 222 |
|
|
SIGNAL o_xr2_9 : BIT; -- o_xr2 9
|
| 223 |
|
|
SIGNAL o_xr2_10 : BIT; -- o_xr2 10
|
| 224 |
|
|
SIGNAL o_xr2_11 : BIT; -- o_xr2 11
|
| 225 |
|
|
SIGNAL o_xr2_12 : BIT; -- o_xr2 12
|
| 226 |
|
|
SIGNAL o_xr2_13 : BIT; -- o_xr2 13
|
| 227 |
|
|
SIGNAL o_xr2_14 : BIT; -- o_xr2 14
|
| 228 |
|
|
SIGNAL o_xr2_15 : BIT; -- o_xr2 15
|
| 229 |
|
|
|
| 230 |
|
|
BEGIN
|
| 231 |
|
|
|
| 232 |
|
|
mul1 : sm16plus1mul_glopf
|
| 233 |
|
|
PORT MAP (
|
| 234 |
|
|
vss => vss,
|
| 235 |
|
|
vdd => vdd,
|
| 236 |
|
|
mulout => o_mul1_0& o_mul1_1& o_mul1_2& o_mul1_3& o_mul1_4& o_mul1_5& o_mul1_6& o_mul1_7& o_mul1_8& o_mul1_9& o_mul1_10& o_mul1_11& o_mul1_12& o_mul1_13& o_mul1_14& o_mul1_15,
|
| 237 |
|
|
clr => reset,
|
| 238 |
|
|
en => en(1),
|
| 239 |
|
|
in2 => z1(0)& z1(1)& z1(2)& z1(3)& z1(4)& z1(5)& z1(6)& z1(7)& z1(8)& z1(9)& z1(10)& z1(11)& z1(12)& z1(13)& z1(14)& z1(15),
|
| 240 |
|
|
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|
| 241 |
|
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|
| 242 |
|
|
PORT MAP (
|
| 243 |
|
|
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|
| 244 |
|
|
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|
| 245 |
|
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|
| 246 |
|
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|
| 247 |
|
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|
| 248 |
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|
| 249 |
|
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|
| 250 |
|
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|
| 251 |
|
|
PORT MAP (
|
| 252 |
|
|
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|
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|
|
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|
| 254 |
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|
| 255 |
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|
| 256 |
|
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|
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|
| 258 |
|
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|
| 259 |
|
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|
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|
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|
| 261 |
|
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|
| 263 |
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|
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|
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|
| 266 |
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|
| 267 |
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|
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|
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|
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|
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|
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|
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|
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|
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|
| 283 |
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|
| 284 |
|
|
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|
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|
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|
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|
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|
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|
| 291 |
|
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|
| 292 |
|
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|
| 293 |
|
|
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|
| 294 |
|
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|
| 295 |
|
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|
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|
| 297 |
|
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|
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|
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|
| 300 |
|
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|
| 301 |
|
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|
| 302 |
|
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|
| 303 |
|
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|
| 304 |
|
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|
| 305 |
|
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|
| 306 |
|
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|
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|
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|
| 308 |
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|
| 309 |
|
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|
| 310 |
|
|
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|
| 311 |
|
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|
| 312 |
|
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|
| 313 |
|
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|
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|
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|
| 315 |
|
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|
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|
| 317 |
|
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|
| 318 |
|
|
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|
| 319 |
|
|
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|
| 320 |
|
|
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|
| 321 |
|
|
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|
| 322 |
|
|
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|
| 323 |
|
|
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|
| 324 |
|
|
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|
| 325 |
|
|
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|
| 326 |
|
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|
| 327 |
|
|
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|
| 328 |
|
|
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|
| 329 |
|
|
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|
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|
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|
| 331 |
|
|
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|
| 332 |
|
|
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|
| 333 |
|
|
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|
| 334 |
|
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|
| 335 |
|
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|
| 336 |
|
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|
| 337 |
|
|
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|
| 338 |
|
|
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|
| 339 |
|
|
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|
| 340 |
|
|
xr5 : s16xor_glopf
|
| 341 |
|
|
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|
| 342 |
|
|
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|
| 343 |
|
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|
| 344 |
|
|
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|
| 345 |
|
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|
| 346 |
|
|
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|
| 347 |
|
|
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|
| 348 |
|
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|
| 349 |
|
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|
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|
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|
| 351 |
|
|
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|
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|
| 353 |
|
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|
| 354 |
|
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|
| 355 |
|
|
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|
| 356 |
|
|
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|
| 357 |
|
|
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|
| 358 |
|
|
|
| 359 |
|
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|
