OpenCores
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Line No. Rev Author Line
1 4 DFC 
--
2 
-- crc32_fast32_tab.vhd: A 32-bit CRC (IEEE) table for processing fixed 32 bits in parallel
3 
-- Copyright (C) 2011 CESNET
4 
-- Author(s): Lukas Kekely <xkekel00@stud.fit.vutbr.cz>
5 
--
6 
-- Redistribution and use in source and binary forms, with or without
7 
-- modification, are permitted provided that the following conditions
8 
-- are met:
9 
-- 1. Redistributions of source code must retain the above copyright
10 
--    notice, this list of conditions and the following disclaimer.
11 
-- 2. Redistributions in binary form must reproduce the above copyright
12 
--    notice, this list of conditions and the following disclaimer in
13 
--    the documentation and/or other materials provided with the
14 
--    distribution.
15 
-- 3. Neither the name of the Company nor the names of its contributors
16 
--    may be used to endorse or promote products derived from this
17 
--    software without specific prior written permission.
18 
--
19 
-- This software is provided ``as is'', and any express or implied
20 
-- warranties, including, but not limited to, the implied warranties of
21 
-- merchantability and fitness for a particular purpose are disclaimed.
22 
-- In no event shall the company or contributors be liable for any
23 
-- direct, indirect, incidental, special, exemplary, or consequential
24 
-- damages (including, but not limited to, procurement of substitute
25 
-- goods or services; loss of use, data, or profits; or business
26 
-- interruption) however caused and on any theory of liability, whether
27 
-- in contract, strict liability, or tort (including negligence or
28 
-- otherwise) arising in any way out of the use of this software, even
29 
-- if advised of the possibility of such damage.
30 
--
31 
-- $Id$
32 
--
33 
-- TODO:
34 
--
35 
--
36 
 
37 
library IEEE;
38 
use IEEE.std_logic_1164.all;
39 
use IEEE.std_logic_arith.all;
40 
use IEEE.std_logic_unsigned.all;
41 
use IEEE.numeric_std.all;
42 
use WORK.math_pack.all;
43 
-- ----------------------------------------------------------------------------
44 
--                        Entity declaration
45 
-- ----------------------------------------------------------------------------
46 
entity crc32_fast32_tab is
47 
   port(
48 
      DI    : in  std_logic_vector(32-1 downto 0);
49 
      DO    : out std_logic_vector(31 downto 0)
50 
   );
51 
end entity crc32_fast32_tab;
52 
 
53 
-- ----------------------------------------------------------------------------
54 
--                      Architecture declaration
55 
-- ----------------------------------------------------------------------------
56 
architecture arch of crc32_fast32_tab is
57 
begin
58 
-- 32-bit CRC equations processing 32 bits in parallel (VHDL code)
59 
-- Generator polynomial: 0x104C11DB7
60 
   DO(0) <= DI(8) XOR DI(3) XOR DI(4) XOR DI(6) XOR DI(22) XOR DI(7) XOR DI(23) XOR DI(2) XOR DI(0) XOR DI(16) XOR DI(1) XOR DI(20) XOR DI(26);
61 
   DO(1) <= DI(9) XOR DI(4) XOR DI(5) XOR DI(7) XOR DI(23) XOR DI(8) XOR DI(24) XOR DI(3) XOR DI(1) XOR DI(17) XOR DI(2) XOR DI(21) XOR DI(27);
62 
   DO(2) <= DI(10) XOR DI(5) XOR DI(6) XOR DI(8) XOR DI(24) XOR DI(9) XOR DI(25) XOR DI(4) XOR DI(0) XOR DI(2) XOR DI(18) XOR DI(3) XOR DI(22) XOR DI(28);
63 
   DO(3) <= DI(11) XOR DI(6) XOR DI(7) XOR DI(9) XOR DI(25) XOR DI(10) XOR DI(26) XOR DI(5) XOR DI(1) XOR DI(3) XOR DI(19) XOR DI(4) XOR DI(23) XOR DI(29);
64 
   DO(4) <= DI(12) XOR DI(7) XOR DI(8) XOR DI(10) XOR DI(26) XOR DI(11) XOR DI(27) XOR DI(6) XOR DI(2) XOR DI(4) XOR DI(20) XOR DI(5) XOR DI(24) XOR DI(30);
65 
   DO(5) <= DI(13) XOR DI(8) XOR DI(9) XOR DI(11) XOR DI(27) XOR DI(12) XOR DI(28) XOR DI(7) XOR DI(3) XOR DI(5) XOR DI(21) XOR DI(6) XOR DI(0) XOR DI(25) XOR DI(31);
66 
   DO(6) <= DI(14) XOR DI(9) XOR DI(10) XOR DI(2) XOR DI(12) XOR DI(16) XOR DI(28) XOR DI(0) XOR DI(3) XOR DI(20) XOR DI(13) XOR DI(23) XOR DI(29);
67 
   DO(7) <= DI(15) XOR DI(10) XOR DI(11) XOR DI(3) XOR DI(13) XOR DI(17) XOR DI(29) XOR DI(1) XOR DI(4) XOR DI(21) XOR DI(14) XOR DI(24) XOR DI(30);
68 
   DO(8) <= DI(16) XOR DI(11) XOR DI(12) XOR DI(4) XOR DI(14) XOR DI(18) XOR DI(30) XOR DI(2) XOR DI(5) XOR DI(22) XOR DI(15) XOR DI(0) XOR DI(25) XOR DI(31);
69 
   DO(9) <= DI(17) XOR DI(4) XOR DI(8) XOR DI(20) XOR DI(12) XOR DI(13) XOR DI(7) XOR DI(2) XOR DI(5) XOR DI(22) XOR DI(15) XOR DI(0) XOR DI(19) XOR DI(31);
70 
   DO(10) <= DI(7) XOR DI(18) XOR DI(4) XOR DI(5) XOR DI(9) XOR DI(21) XOR DI(13) XOR DI(22) XOR DI(2) XOR DI(0) XOR DI(14) XOR DI(26);
71 
   DO(11) <= DI(8) XOR DI(19) XOR DI(5) XOR DI(6) XOR DI(10) XOR DI(22) XOR DI(14) XOR DI(23) XOR DI(3) XOR DI(1) XOR DI(15) XOR DI(27);
72 
   DO(12) <= DI(9) XOR DI(20) XOR DI(6) XOR DI(7) XOR DI(11) XOR DI(23) XOR DI(15) XOR DI(24) XOR DI(4) XOR DI(2) XOR DI(16) XOR DI(28);
73 
   DO(13) <= DI(10) XOR DI(21) XOR DI(7) XOR DI(8) XOR DI(12) XOR DI(24) XOR DI(16) XOR DI(25) XOR DI(5) XOR DI(0) XOR DI(3) XOR DI(17) XOR DI(29);
74 
   DO(14) <= DI(11) XOR DI(22) XOR DI(8) XOR DI(9) XOR DI(13) XOR DI(25) XOR DI(17) XOR DI(26) XOR DI(6) XOR DI(1) XOR DI(4) XOR DI(0) XOR DI(18) XOR DI(30);
75 
   DO(15) <= DI(12) XOR DI(23) XOR DI(9) XOR DI(10) XOR DI(14) XOR DI(26) XOR DI(18) XOR DI(27) XOR DI(7) XOR DI(2) XOR DI(5) XOR DI(1) XOR DI(19) XOR DI(31);
76 
   DO(16) <= DI(13) XOR DI(7) XOR DI(23) XOR DI(24) XOR DI(10) XOR DI(26) XOR DI(1) XOR DI(11) XOR DI(15) XOR DI(27) XOR DI(4) XOR DI(19) XOR DI(16) XOR DI(22) XOR DI(28);
77 
   DO(17) <= DI(14) XOR DI(8) XOR DI(24) XOR DI(25) XOR DI(11) XOR DI(27) XOR DI(2) XOR DI(12) XOR DI(16) XOR DI(28) XOR DI(5) XOR DI(20) XOR DI(17) XOR DI(23) XOR DI(29);
78 
   DO(18) <= DI(15) XOR DI(9) XOR DI(25) XOR DI(26) XOR DI(12) XOR DI(28) XOR DI(3) XOR DI(13) XOR DI(17) XOR DI(29) XOR DI(6) XOR DI(21) XOR DI(0) XOR DI(18) XOR DI(24) XOR DI(30);
79 
   DO(19) <= DI(16) XOR DI(10) XOR DI(26) XOR DI(27) XOR DI(13) XOR DI(29) XOR DI(4) XOR DI(14) XOR DI(18) XOR DI(30) XOR DI(7) XOR DI(22) XOR DI(1) XOR DI(0) XOR DI(19) XOR DI(25) XOR DI(31);
80 
   DO(20) <= DI(17) XOR DI(11) XOR DI(27) XOR DI(16) XOR DI(28) XOR DI(4) XOR DI(14) XOR DI(30) XOR DI(7) XOR DI(3) XOR DI(5) XOR DI(6) XOR DI(22) XOR DI(15) XOR DI(0) XOR DI(19) XOR DI(31);
81 
   DO(21) <= DI(26) XOR DI(18) XOR DI(12) XOR DI(28) XOR DI(17) XOR DI(29) XOR DI(2) XOR DI(3) XOR DI(5) XOR DI(22) XOR DI(15) XOR DI(0) XOR DI(31);
82 
   DO(22) <= DI(22) XOR DI(7) XOR DI(8) XOR DI(26) XOR DI(27) XOR DI(19) XOR DI(13) XOR DI(29) XOR DI(2) XOR DI(20) XOR DI(18) XOR DI(30);
83 
   DO(23) <= DI(23) XOR DI(8) XOR DI(9) XOR DI(27) XOR DI(28) XOR DI(20) XOR DI(14) XOR DI(30) XOR DI(3) XOR DI(21) XOR DI(0) XOR DI(19) XOR DI(31);
84 
   DO(24) <= DI(8) XOR DI(24) XOR DI(9) XOR DI(10) XOR DI(26) XOR DI(16) XOR DI(28) XOR DI(23) XOR DI(29) XOR DI(7) XOR DI(2) XOR DI(3) XOR DI(21) XOR DI(6) XOR DI(15) XOR DI(31);
85 
   DO(25) <= DI(9) XOR DI(25) XOR DI(10) XOR DI(26) XOR DI(11) XOR DI(27) XOR DI(17) XOR DI(23) XOR DI(29) XOR DI(6) XOR DI(1) XOR DI(2) XOR DI(20) XOR DI(24) XOR DI(30);
86 
   DO(26) <= DI(10) XOR DI(26) XOR DI(11) XOR DI(27) XOR DI(12) XOR DI(28) XOR DI(18) XOR DI(24) XOR DI(30) XOR DI(7) XOR DI(2) XOR DI(3) XOR DI(21) XOR DI(25) XOR DI(31);
87 
   DO(27) <= DI(11) XOR DI(27) XOR DI(12) XOR DI(16) XOR DI(28) XOR DI(20) XOR DI(13) XOR DI(23) XOR DI(29) XOR DI(7) XOR DI(2) XOR DI(6) XOR DI(1) XOR DI(0) XOR DI(19) XOR DI(25) XOR DI(31);
88 
   DO(28) <= DI(12) XOR DI(16) XOR DI(22) XOR DI(28) XOR DI(13) XOR DI(17) XOR DI(23) XOR DI(29) XOR DI(6) XOR DI(4) XOR DI(21) XOR DI(0) XOR DI(14) XOR DI(24) XOR DI(30);
89 
   DO(29) <= DI(13) XOR DI(17) XOR DI(23) XOR DI(29) XOR DI(14) XOR DI(18) XOR DI(24) XOR DI(30) XOR DI(7) XOR DI(5) XOR DI(22) XOR DI(1) XOR DI(15) XOR DI(0) XOR DI(25) XOR DI(31);
90 
   DO(30) <= DI(4) XOR DI(20) XOR DI(14) XOR DI(18) XOR DI(24) XOR DI(30) XOR DI(7) XOR DI(3) XOR DI(22) XOR DI(15) XOR DI(19) XOR DI(25) XOR DI(31);
91 
   DO(31) <= DI(7) XOR DI(2) XOR DI(3) XOR DI(5) XOR DI(21) XOR DI(6) XOR DI(22) XOR DI(1) XOR DI(15) XOR DI(0) XOR DI(19) XOR DI(25) XOR DI(31);
92 
 
93 
end architecture;

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