OpenCores
URL https://opencores.org/ocsvn/1g_ethernet_dpi/1g_ethernet_dpi/trunk

Subversion Repositories 1g_ethernet_dpi

[/] [1g_ethernet_dpi/] [tags/] [vmblite_base/] [hw/] [src/] [rtl/] [mblite_top.sv] - Blame information for rev 7

Details | Compare with Previous | View Log

Line No. Rev Author Line
1 7 kuzmi4 
//////////////////////////////////////////////////////////////////////////////////
2 
// Company:
3 
// Engineer:        IK
4 
//
5 
// Create Date:
6 
// Design Name:
7 
// Module Name:     mblite_top
8 
// Project Name:
9 
// Target Devices:
10 
// Tool versions:
11 
// Description:
12 
//                  KC705 FPGA design
13 
//
14 
// Revision:
15 
// Revision 0.01 - File Created,
16 
//
17 
//////////////////////////////////////////////////////////////////////////////////
18 
`timescale 1ns / 1ps
19 
 
20 
module mblite_top
21 
(
22 
    //SYS_CON
23 
    input           sys_diff_clock_clk_p, // 200MHz clock input from board
24 
    input           sys_diff_clock_clk_n,
25 
    // LEG
26 
    output [ 7:0]   led_8bits_tri_o,
27 
    // UART
28 
    input           rs232_uart_rxd,
29 
    output          rs232_uart_txd
30 
);
31 
//////////////////////////////////////////////////////////////////////////////////
32 
    // reset
33 
    wire    s_por;
34 
    wire    s_rst;
35 
    // clk_module
36 
    wire    s_clk_200;
37 
    wire    s_locked;
38 
 
39 
//////////////////////////////////////////////////////////////////////////////////
40 
    // RST
41 
    assign  s_rst   =   s_por | !s_locked;
42 
 
43 
//////////////////////////////////////////////////////////////////////////////////
44 
//
45 
// ??
46 
//
47 
IBUFDS      U_IBUFDS
48 
(
49 
.O          (s_clk_200),
50 
.I          (sys_diff_clock_clk_p),
51 
.IB         (sys_diff_clock_clk_n)
52 
);
53 
//////////////////////////////////////////////////////////////////////////////////
54 
//
55 
// POR
56 
//
57 
por_module  #(8) //  p_LEN
58 
            U_POR
59 
(
60 
// SYS_CON
61 
.i_clk      (s_clk_200),
62 
// POR out
63 
.o_por      (s_por)
64 
);
65 
 
66 
//////////////////////////////////////////////////////////////////////////////////
67 
//
68 
// Clocking Block
69 
//
70 
clk_module  U_CB
71 
(
72 
// CLK-in
73 
.i_clk_200  (s_clk_200),
74 
// CLK-out
75 
.o_clk_50   (s_clk_50),
76 
// ??
77 
.i_arst     (s_por),
78 
.o_locked   (s_locked)
79 
);
80 
//////////////////////////////////////////////////////////////////////////////////
81 
//
82 
//
83 
//
84 
mblite_soc  u0
85 
(
86 
// SYS_CON
87 
.i_clk_50   (s_clk_50), // 50MHz
88 
.i_arst     (s_rst),
89 
// UART     [async]
90 
.i_uart_rxd (rs232_uart_rxd),
91 
.o_uart_txd (rs232_uart_txd),
92 
// GPIO     [async]
93 
.iv_gpio    (8'b0),             // BUTTON
94 
.ov_gpio    (led_8bits_tri_o)   // LED
95 
);
96 
//////////////////////////////////////////////////////////////////////////////////
97 
endmodule
98 
 

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.