URL https://opencores.org/ocsvn/1g_ethernet_dpi/1g_ethernet_dpi/trunk

Subversion Repositories 1g_ethernet_dpi

[/] [1g_ethernet_dpi/] [tags/] [vmblite_base/] [hw/] [src/] [rtl/] [misc/] [rst_sync.sv] - Blame information for rev 7

Line No.	Rev	Author	Line
1	7	kuzmi4	`//////////////////////////////////////////////////////////////////////////////////`
2			`// Company:`
3			`// Engineer: IK`
4			`//`
5			`// Create Date:`
6			`// Design Name:`
7			`// Module Name: clk_module`
8			`// Project Name:`
9			`// Target Devices:`
10			`// Tool versions:`
11			`// Description:`
12			`//`
13			`//`
14			`// Revision:`
15			`// Revision 0.01 - File Created,`
16			`//`
17			`//////////////////////////////////////////////////////////////////////////////////`
18			`timescale 1ns / 1ps
19
20			`module rst_sync`
21			`(`
22			`// SYS_CON`
23			`input i_clk,`
24			`// iRST`
25			`input i_arst,`
26			`// oRST`
27			`output o_srst`
28			`);`
29			`//////////////////////////////////////////////////////////////////////////////////`
30			`// ??`
31			`localparam lp_RW = 4;`
32			`//////////////////////////////////////////////////////////////////////////////////`
33			`// sync-rst-chain`
34			`reg [lp_RW-1:0] sv_srst;`
35			`//////////////////////////////////////////////////////////////////////////////////`
36			`// oRST`
37			`assign o_srst = !sv_srst[lp_RW-1];`
38			`//////////////////////////////////////////////////////////////////////////////////`
39			`//`
40			`// ??`
41			`//`
42			`always @ (posedge i_clk or posedge i_arst)`
43			`begin : SRST_LOGIC`
44			`if (i_arst)`
45			`sv_srst <= 0;`
46			`else`
47			`sv_srst <= {sv_srst[2:0], 1'b1};`
48			`end`
49			`//////////////////////////////////////////////////////////////////////////////////`
50			`endmodule`