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inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_MEM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<OPERAND_RAM_ASYM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_ram_asym.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;device&nbsp;=&nbsp;"xilinx"<BR>WARNING:Xst:653&nbsp;-&nbsp;Signal&nbsp;<MULTIPLE_FULL_BLOCKS.DOUTA_RAM<3>&gt;&nbsp;is&nbsp;used&nbsp;but&nbsp;never&nbsp;assigned.&nbsp;This&nbsp;sourceless&nbsp;signal&nbsp;will&nbsp;be&nbsp;automatically&nbsp;connected&nbsp;to&nbsp;value&nbsp;GND.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;4-to-1&nbsp;multiplexer&nbsp;for&nbsp;signal&nbsp;<OPERAND_ADDR[5]_MULTIPLE_FULL_BLOCKS.DOUTA_RAM[3][31]_WIDE_MUX_5_OUT>&nbsp;created&nbsp;at&nbsp;line&nbsp;185.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;2-bit&nbsp;comparator&nbsp;greater&nbsp;for&nbsp;signal&nbsp;<OPERAND_ADDR[5]_PWR_8_O_LESSTHAN_5_O>&nbsp;created&nbsp;at&nbsp;line&nbsp;186<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>   inferred&nbsp;&nbsp;&nbsp;1&nbsp;Comparator(s).<BR>     inferred&nbsp;&nbsp;&nbsp;6&nbsp;Multiplexer(s).<BR>Unit&nbsp;<OPERAND_RAM_ASYM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<TDPRAMBLOCK_ASYM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/tdpramblock_asym.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;512<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;device&nbsp;=&nbsp;"xilinx"<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>    no&nbsp;macro.<BR>Unit&nbsp;<TDPRAMBLOCK_ASYM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<TDPRAM_ASYM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/tdpram_asym.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depthB&nbsp;=&nbsp;4<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;widthA&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;device&nbsp;=&nbsp;"xilinx"<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;64x2:4x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;for&nbsp;signal&nbsp;<RAM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;32-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUTB>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Found&nbsp;2-bit&nbsp;register&nbsp;for&nbsp;signal&nbsp;<DOUTA>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>        inferred&nbsp;&nbsp;&nbsp;1&nbsp;RAM(s).<BR>    inferred&nbsp;&nbsp;34&nbsp;D-type&nbsp;flip-flop(s).<BR>       inferred&nbsp;&nbsp;&nbsp;2&nbsp;Multiplexer(s).<BR>Unit&nbsp;<TDPRAM_ASYM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<MODULUS_RAM_ASYM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/core/modulus_ram_asym.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;1536<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;device&nbsp;=&nbsp;"xilinx"<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>       inferred&nbsp;&nbsp;&nbsp;3&nbsp;Multiplexer(s).<BR>Unit&nbsp;<MODULUS_RAM_ASYM>&nbsp;synthesized.<BR><BR>Synthesizing&nbsp;Unit&nbsp;<DPRAMBLOCK_ASYM>.<BR>&nbsp;&nbsp;&nbsp;&nbsp;Related&nbsp;source&nbsp;file&nbsp;is&nbsp;"/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpramblock_asym.vhd".<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;width&nbsp;=&nbsp;512<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;depth&nbsp;=&nbsp;2<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;device&nbsp;=&nbsp;"xilinx"<BR>&nbsp;&nbsp;&nbsp;&nbsp;Summary:<BR>      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inferred&nbsp;&nbsp;32&nbsp;D-type&nbsp;flip-flop(s).<BR>Unit&nbsp;<DPRAM_ASYM>&nbsp;synthesized.<BR><BR>=========================================================================<BR>HDL&nbsp;Synthesis&nbsp;Report<BR><BR>Macro&nbsp;Statistics<BR>#&nbsp;RAMs&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;96<BR>&nbsp;32x2:2x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;48<BR>&nbsp;64x2:4x32-bit&nbsp;dual-port&nbsp;RAM&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;48<BR>#&nbsp;Registers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;144<BR>&nbsp;2-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;48<BR>&nbsp;32-bit&nbsp;register&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;96<BR>#&nbsp;Comparators&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>&nbsp;2-bit&nbsp;comparator&nbsp;greater&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR>#&nbsp;Multiplexers&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;107<BR>&nbsp;1-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;8<BR>&nbsp;2-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;49<BR>&nbsp;32-bit&nbsp;2-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;49<BR>&nbsp;32-bit&nbsp;4-to-1&nbsp;multiplexer&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>*&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Advanced&nbsp;HDL&nbsp;Synthesis&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;*<BR>=========================================================================<BR><BR><BR>Synthesizing&nbsp;(advanced)&nbsp;Unit&nbsp;<DPRAM_ASYM>.<BR>INFO:Xst:3040&nbsp;-&nbsp;The&nbsp;RAM&nbsp;<MRAM_RAM>&nbsp;will&nbsp;be&nbsp;implemented&nbsp;as&nbsp;a&nbsp;BLOCK&nbsp;RAM,&nbsp;absorbing&nbsp;the&nbsp;following&nbsp;register(s):&nbsp;<DOUT><BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;ram_type&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Block&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|<BR>&nbsp;&nbsp;&nbsp;&nbsp;-----------------------------------------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Port&nb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sp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;150720&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Slice&nbsp;Logic&nbsp;Distribution:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;LUT&nbsp;Flip&nbsp;Flop&nbsp;pairs&nbsp;used:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;Flip&nbsp;Flop:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41&nbsp;&nbsp;&nbsp;100%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;with&nbsp;an&nbsp;unused&nbsp;LUT:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;fully&nbsp;used&nbsp;LUT-FF&nbsp;pairs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;41&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;Number&nbsp;of&nbsp;unique&nbsp;control&nbsp;sets:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0<BR><BR>IO&nbsp;Utilization:&nbsp;<BR>&nbsp;Number&nbsp;of&nbsp;IOs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;4690<BR>&nbsp;Number&nbsp;of&nbsp;bonded&nbsp;IOBs:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;600&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0%&nbsp;&nbsp;<BR><BR>Specific&nbsp;Feature&nbsp;Utilization:<BR>&nbsp;Number&nbsp;of&nbsp;Block&nbsp;RAM/FIFO:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;96&nbsp;&nbsp;out&nbsp;of&nbsp;&nbsp;&nbsp;&nbsp;416&nbsp;&nbsp;&nbsp;&nbsp;23%&nbsp;&nbsp;<BR>&nbsp;&nbsp;&nbsp;&nbsp;Number&nbsp;using&nbsp;Block&nbsp;RAM&nbsp;only:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;96<BR><BR>---------------------------<BR>Partition&nbsp;Resource&nbsp;Summary:<BR>---------------------------<BR><BR>&nbsp;&nbsp;No&nbsp;Partitions&nbsp;were&nbsp;found&nbsp;in&nbsp;this&nbsp;design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing&nbsp;Report<BR><BR>NOTE:&nbsp;THESE&nbsp;TIMING&nbsp;NUMBERS&nbsp;ARE&nbsp;ONLY&nbsp;A&nbsp;SYNTHESIS&nbsp;ESTIMATE.<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;FOR&nbsp;ACCURATE&nbsp;TIMING&nbsp;INFORMATION&nbsp;PLEASE&nbsp;REFER&nbsp;TO&nbsp;THE&nbsp;TRACE&nbsp;REPORT<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;GENERATED&nbsp;AFTER&nbsp;PLACE-and-ROUTE.<BR><BR>Clock&nbsp;Information:<BR>------------------<BR>-----------------------------------+-------------------------------------------------------------------------------------------------------------------------+-------+<BR>Clock&nbsp;Signal&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Clock&nbsp;buffer(FF&nbsp;name)&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;Load&nbsp;&nbsp;|<BR>-----------------------------------+-------------------------------------------------------------------------------------------------------------------------+-------+<BR>clk&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;|&nbsp;NONE(asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram)|&nbsp;96&nbsp;&nbsp;&nbsp;&nbsp;|<BR>-----------------------------------+-------------------------------------------------------------------------------------------------------------------------+-------+<BR>INFO:Xst:2169&nbsp;-&nbsp;HDL&nbsp;ADVISOR&nbsp;-&nbsp;Some&nbsp;clock&nbsp;signals&nbsp;were&nbsp;not&nbsp;automatically&nbsp;buffered&nbsp;by&nbsp;XST&nbsp;with&nbsp;BUFG/BUFR&nbsp;resources.&nbsp;Please&nbsp;use&nbsp;the&nbsp;buffer_type&nbsp;constraint&nbsp;in&nbsp;order&nbsp;to&nbsp;insert&nbsp;these&nbsp;buffers&nbsp;to&nbsp;the&nbsp;clock&nbsp;signals&nbsp;to&nbsp;help&nbsp;prevent&nbsp;skew&nbsp;problems.<BR><BR>Asynchronous&nbsp;Control&nbsp;Signals&nbsp;Information:<BR>----------------------------------------<BR>No&nbsp;asynchronous&nbsp;control&nbsp;signals&nbsp;found&nbsp;in&nbsp;this&nbsp;design<BR><BR>Timing&nbsp;Summary:<BR>---------------<BR>Speed&nbsp;Grade:&nbsp;-1<BR><BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;period:&nbsp;No&nbsp;path&nbsp;found<BR>&nbsp;&nbsp;&nbsp;Minimum&nbsp;input&nbsp;arrival&nbsp;time&nbsp;before&nbsp;clock:&nbsp;1.518ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;output&nbsp;required&nbsp;time&nbsp;after&nbsp;clock:&nbsp;2.722ns<BR>&nbsp;&nbsp;&nbsp;Maximum&nbsp;combinational&nbsp;path&nbsp;delay:&nbsp;0.444ns<BR><BR>Timing&nbsp;Details:<BR>---------------<BR>All&nbsp;values&nbsp;displayed&nbsp;in&nbsp;nanoseconds&nbsp;(ns)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;IN&nbsp;BEFORE&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;4704&nbsp;/&nbsp;3168<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.518ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;5&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination&nbsp;Clock:&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;5&gt;&nbsp;to&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;64&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.559&nbsp;&nbsp;asym_RAM.xy_ram_asym/Mmux_multiple_full_blocks.weA_RAM&lt;2&gt;11&nbsp;(asym_RAM.xy_ram_asym/multiple_full_blocks.weA_RAM&lt;2&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:WEA0&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.515&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;1.518ns&nbsp;(0.959ns&nbsp;logic,&nbsp;0.559ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(63.2%&nbsp;logic,&nbsp;36.8%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;OFFSET&nbsp;OUT&nbsp;AFTER&nbsp;for&nbsp;Clock&nbsp;'clk'<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;3168&nbsp;/&nbsp;3104<BR>-------------------------------------------------------------------------<BR>Offset:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.722ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[0].full_ones.ramblock_full/ramblocks[15].ramblock/Mram_ram&nbsp;(RAM)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Source&nbsp;Clock:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;clk&nbsp;rising<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[0].full_ones.ramblock_full/ramblocks[15].ramblock/Mram_ram&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;RAMB36E1:CLKARDCLK-&gt;DOADO1&nbsp;&nbsp;&nbsp;&nbsp;1&nbsp;&nbsp;&nbsp;2.073&nbsp;&nbsp;&nbsp;0.581&nbsp;&nbsp;asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[0].full_ones.ramblock_full/ramblocks[15].ramblock/Mram_ram&nbsp;(asym_RAM.xy_ram_asym/multiple_full_blocks.doutA_RAM&lt;0&gt;&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I2-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;asym_RAM.xy_ram_asym/Mmux_result_out251&nbsp;(data_out&lt;31&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;2.722ns&nbsp;(2.141ns&nbsp;logic,&nbsp;0.581ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(78.7%&nbsp;logic,&nbsp;21.3%&nbsp;route)<BR><BR>=========================================================================<BR>Timing&nbsp;constraint:&nbsp;Default&nbsp;path&nbsp;analysis<BR>&nbsp;&nbsp;Total&nbsp;number&nbsp;of&nbsp;paths&nbsp;/&nbsp;destination&nbsp;ports:&nbsp;67&nbsp;/&nbsp;33<BR>-------------------------------------------------------------------------<BR>Delay:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.444ns&nbsp;(Levels&nbsp;of&nbsp;Logic&nbsp;=&nbsp;1)<BR>&nbsp;&nbsp;Source:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;rw_address&lt;5&gt;&nbsp;(PAD)<BR>&nbsp;&nbsp;Destination:&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;data_out&lt;31&gt;&nbsp;(PAD)<BR><BR>&nbsp;&nbsp;Data&nbsp;Path:&nbsp;rw_address&lt;5&gt;&nbsp;to&nbsp;data_out&lt;31&gt;<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Gate&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;Net<BR>&nbsp;&nbsp;&nbsp;&nbsp;Cell:in-&gt;out&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;fanout&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;&nbsp;Delay&nbsp;&nbsp;Logical&nbsp;Name&nbsp;(Net&nbsp;Name)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------&nbsp;&nbsp;------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;LUT5:I0-&gt;O&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;&nbsp;&nbsp;0.068&nbsp;&nbsp;&nbsp;0.000&nbsp;&nbsp;asym_RAM.xy_ram_asym/Mmux_result_out110&nbsp;(data_out&lt;0&gt;)<BR>&nbsp;&nbsp;&nbsp;&nbsp;----------------------------------------<BR>&nbsp;&nbsp;&nbsp;&nbsp;Total&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;0.444ns&nbsp;(0.444ns&nbsp;logic,&nbsp;0.000ns&nbsp;route)<BR>&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;&nbsp;(100.0%&nbsp;logic,&nbsp;0.0%&nbsp;route)<BR><BR>=========================================================================<BR><BR>Cross&nbsp;Clock&nbsp;Domains&nbsp;Report:<BR>--------------------------<BR><BR>=========================================================================<BR><BR><BR>Total&nbsp;REAL&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;40.00&nbsp;secs<BR>Total&nbsp;CPU&nbsp;time&nbsp;to&nbsp;Xst&nbsp;completion:&nbsp;40.28&nbsp;secs<BR>&nbsp;<BR>--&gt;&nbsp;<BR><BR>Total&nbsp;memory&nbsp;usage&nbsp;is&nbsp;270976&nbsp;kilobytes<BR><BR>Number&nbsp;of&nbsp;errors&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;0&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;warnings&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;4&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR>Number&nbsp;of&nbsp;infos&nbsp;&nbsp;&nbsp;&nbsp;:&nbsp;&nbsp;&nbsp;&nbsp;3&nbsp;(&nbsp;&nbsp;&nbsp;0&nbsp;filtered)<BR><BR></PRE></FONT></BODY></HTML>

Line No.	Rev	Author	Line
1	71	JonasDC	`<!DOCTYPE HTML PUBLIC "-//W3C//DTD HTML 4.0 Transitional//EN">`
2			`<HTML><HEAD><TITLE>Synthesis Report</TITLE>`
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4			`<META name=GENERATOR content="MSHTML 9.00.8112.16457"></HEAD>`
5			<BODY><PRE><FONT&NBSP;FACE="COURIER&NBSP;NEW",&NBSP;MONOTYPE><P&NBSP;ALIGN=LEFT><B>Synthesis Report</B><P></P><B><CENTER>wo 6. mrt 15:06:12 2013</CENTER></B><BR><HR><BR>Release 12.4 - xst M.81d (nt)<BR>Copyright (c) 1995-2010 Xilinx, Inc.  All rights reserved.<BR>--> Parameter TMPDIR set to xst/projnav.tmp<BR><BR><BR>Total REAL time to Xst completion: 0.00 secs<BR>Total CPU time to Xst completion: 0.12 secs<BR> <BR>--> Parameter xsthdpdir set to xst<BR><BR><BR>Total REAL time to Xst completion: 0.00 secs<BR>Total CPU time to Xst completion: 0.12 secs<BR> <BR>--> Reading design: operand_mem.prj<BR><BR>TABLE OF CONTENTS<BR>  1) Synthesis Options Summary<BR>  2) HDL Parsing<BR>  3) HDL Elaboration<BR>  4) HDL Synthesis<BR>       4.1) HDL Synthesis Report<BR>  5) Advanced HDL Synthesis<BR>       5.1) Advanced HDL Synthesis Report<BR>  6) Low Level Synthesis<BR>  7) Partition Report<BR>  8) Design Summary<BR>       8.1) Primitive and Black Box Usage<BR>       8.2) Device utilization summary<BR>       8.3) Partition Resource Summary<BR>       8.4) Timing Report<BR>            8.4.1) Clock Information<BR>            8.4.2) Asynchronous Control Signals Information<BR>            8.4.3) Timing Summary<BR>            8.4.4) Timing Details<BR>            8.4.5) Cross Clock Domains Report<BR><BR><BR>=========================================================================<BR>*                      Synthesis Options Summary                        <BR>=========================================================================<BR>---- Source Parameters<BR>Input File Name                    : "operand_mem.prj"<BR>Input Format                       : mixed<BR>Ignore Synthesis Constraint File   : NO<BR><BR>---- Target Parameters<BR>Output File Name                   : "operand_mem"<BR>Output Format                      : NGC<BR>Target Device                      : xc6vlx240t-1-ff1156<BR><BR>---- Source Options<BR>Top Module Name                    : operand_mem<BR>Automatic FSM Extraction           : YES<BR>FSM Encoding Algorithm             : Auto<BR>Safe Implementation                : No<BR>FSM Style                          : LUT<BR>RAM Extraction                     : Yes<BR>RAM Style                          : Auto<BR>ROM Extraction                     : Yes<BR>Shift Register Extraction          : YES<BR>ROM Style                          : Auto<BR>Resource Sharing                   : YES<BR>Asynchronous To Synchronous        : NO<BR>Shift Register Minimum Size        : 2<BR>Use DSP Block                      : Auto<BR>Automatic Register Balancing       : No<BR><BR>---- Target Options<BR>LUT Combining                      : Auto<BR>Reduce Control Sets                : Auto<BR>Add IO Buffers                     : NO<BR>Global Maximum Fanout              : 100000<BR>Add Generic Clock Buffer(BUFG)     : 32<BR>Register Duplication               : YES<BR>Optimize Instantiated Primitives   : NO<BR>Use Clock Enable                   : Auto<BR>Use Synchronous Set                : Auto<BR>Use Synchronous Reset              : Auto<BR>Pack IO Registers into IOBs        : Auto<BR>Equivalent register Removal        : YES<BR><BR>---- General Options<BR>Optimization Goal                  : Area<BR>Optimization Effort                : 2<BR>Power Reduction                    : NO<BR>Keep Hierarchy                     : No<BR>Netlist Hierarchy                  : As_Optimized<BR>RTL Output                         : Yes<BR>Global Optimization                : AllClockNets<BR>Read Cores                         : YES<BR>Write Timing Constraints           : NO<BR>Cross Clock Analysis               : NO<BR>Hierarchy Separator                : /<BR>Bus Delimiter                      : <><BR>Case Specifier                     : Maintain<BR>Slice Utilization Ratio            : 100<BR>BRAM Utilization Ratio             : 100<BR>DSP48 Utilization Ratio            : 100<BR>Auto BRAM Packing                  : NO<BR>Slice Utilization Ratio Delta      : 5<BR><BR>---- Other Options<BR>Cores Search Directories           : {"../../SVN/mod_sim_exp/rtl/vhdl/core"  }<BR><BR>=========================================================================<BR><BR><BR>=========================================================================<BR>                          HDL Parsing                                  <BR>=========================================================================<BR>Analyzing Verilog file \"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_dp.v\" into library work<BR>Parsing module <OPERAND_DP>.<BR>Analyzing Verilog file \"\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operands_sp.v\" into library work<BR>Parsing module <OPERANDS_SP>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/std_functions.vhd" into library mod_sim_exp<BR>Parsing package <STD_FUNCTIONS>.<BR>Parsing package body <STD_FUNCTIONS>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <TDPRAM_ASYM>.<BR>Parsing architecture <BEHAVORIAL> of entity <TDPRAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <DPRAM_ASYM>.<BR>Parsing architecture <BEHAVORIAL> of entity <DPRAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpram_generic.vhd" into library mod_sim_exp<BR>Parsing entity <TDPRAM_GENERIC>.<BR>Parsing architecture <BEHAVORIAL> of entity <TDPRAM_GENERIC>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/tdpramblock_asym.vhd" into library mod_sim_exp<BR>Parsing entity <TDPRAMBLOCK_ASYM>.<BR>Parsing architecture <STRUCTURAL> of entity <TDPRAMBLOCK_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpram_generic.vhd" into library mod_sim_exp<BR>Parsing entity <DPRAM_GENERIC>.<BR>Parsing architecture <BEHAVORIAL> of entity <DPRAM_GENERIC>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/ram/dpramblock_asym.vhd" into library mod_sim_exp<BR>Parsing entity <DPRAMBLOCK_ASYM>.<BR>Parsing architecture <STRUCTURAL> of entity <DPRAMBLOCK_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/mod_sim_exp_pkg.vhd" into library mod_sim_exp<BR>Parsing package <MOD_SIM_EXP_PKG>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram_gen.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_RAM_GEN>.<BR>Parsing architecture <BEHAVIORAL> of entity <OPERAND_RAM_GEN>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_RAM_ASYM>.<BR>Parsing architecture <BEHAVIORAL> of entity <OPERAND_RAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_RAM>.<BR>Parsing architecture <BEHAVIORAL> of entity <OPERAND_RAM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram_gen.vhd" into library mod_sim_exp<BR>Parsing entity <MODULUS_RAM_GEN>.<BR>Parsing architecture <BEHAVIORAL> of entity <MODULUS_RAM_GEN>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram_asym.vhd" into library mod_sim_exp<BR>Parsing entity <MODULUS_RAM_ASYM>.<BR>Parsing architecture <STRUCTURAL> of entity <MODULUS_RAM_ASYM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/modulus_ram.vhd" into library mod_sim_exp<BR>Parsing entity <MODULUS_RAM>.<BR>Parsing architecture <BEHAVIORAL> of entity <MODULUS_RAM>.<BR>Parsing VHDL file "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd" into library mod_sim_exp<BR>Parsing entity <OPERAND_MEM>.<BR>Parsing architecture <STRUCTURAL> of entity <OPERAND_MEM>.<BR><BR>=========================================================================<BR>                            HDL Elaboration                            <BR>=========================================================================<BR><BR>Elaborating entity <OPERAND_MEM> (architecture <STRUCTURAL>) with generics from library <MOD_SIM_EXP>.<BR>WARNING:HDLCompiler:321 - "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd" Line 131: Comparison between arrays of unequal length always returns FALSE.<BR>WARNING:HDLCompiler:321 - "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd" Line 160: Comparison between arrays of unequal length always returns FALSE.<BR><BR>Elaborating entity <OPERAND_RAM_ASYM> (architecture <BEHAVIORAL>) with generics from library <MOD_SIM_EXP>.<BR><BR>Elaborating entity <TDPRAMBLOCK_ASYM> (architecture <STRUCTURAL>) with generics from library <MOD_SIM_EXP>.<BR><BR>Elaborating entity <TDPRAM_ASYM> (architecture <BEHAVORIAL>) with generics from library <MOD_SIM_EXP>.<BR>WARNING:HDLCompiler:634 - "\Dropbox\ISE\mod_exp_core\../../SVN/mod_sim_exp/rtl/vhdl/core/operand_ram_asym.vhd" Line 145: Net <MULTIPLE_FULL_BLOCKS.DOUTA_RAM[3][31]> does not have a driver.<BR><BR>Elaborating entity <MODULUS_RAM_ASYM> (architecture <STRUCTURAL>) with generics from library <MOD_SIM_EXP>.<BR><BR>Elaborating entity <DPRAMBLOCK_ASYM> (architecture <STRUCTURAL>) with generics from library <MOD_SIM_EXP>.<BR><BR>Elaborating entity <DPRAM_ASYM> (architecture <BEHAVORIAL>) with generics from library <MOD_SIM_EXP>.<BR><BR>=========================================================================<BR>                           HDL Synthesis                               <BR>=========================================================================<BR><BR>Synthesizing Unit <OPERAND_MEM>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_mem.vhd".<BR>        width = 1536<BR>        nr_op = 4<BR>        nr_m = 2<BR>        mem_style = "asym"<BR>        device = "xilinx"<BR>    Summary:<BR> inferred   2 Multiplexer(s).<BR>Unit <OPERAND_MEM> synthesized.<BR><BR>Synthesizing Unit <OPERAND_RAM_ASYM>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/core/operand_ram_asym.vhd".<BR>        width = 1536<BR>        depth = 4<BR>        device = "xilinx"<BR>WARNING:Xst:653 - Signal <MULTIPLE_FULL_BLOCKS.DOUTA_RAM<3>> is used but never assigned. This sourceless signal will be automatically connected to value GND.<BR>    Found 32-bit 4-to-1 multiplexer for signal <OPERAND_ADDR[5]_MULTIPLE_FULL_BLOCKS.DOUTA_RAM[3][31]_WIDE_MUX_5_OUT> created at line 185.<BR>    Found 2-bit comparator greater for signal <OPERAND_ADDR[5]_PWR_8_O_LESSTHAN_5_O> created at line 186<BR>    Summary:<BR> inferred   1 Comparator(s).<BR> inferred   6 Multiplexer(s).<BR>Unit <OPERAND_RAM_ASYM> synthesized.<BR><BR>Synthesizing Unit <TDPRAMBLOCK_ASYM>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/tdpramblock_asym.vhd".<BR>        depth = 4<BR>        width = 512<BR>        device = "xilinx"<BR>    Summary:<BR> no macro.<BR>Unit <TDPRAMBLOCK_ASYM> synthesized.<BR><BR>Synthesizing Unit <TDPRAM_ASYM>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/tdpram_asym.vhd".<BR>        depthB = 4<BR>        widthA = 2<BR>        device = "xilinx"<BR>    Found 64x2:4x32-bit dual-port RAM <MRAM_RAM> for signal <RAM>.<BR>    Found 32-bit register for signal <DOUTB>.<BR>    Found 2-bit register for signal <DOUTA>.<BR>    Summary:<BR> inferred   1 RAM(s).<BR> inferred  34 D-type flip-flop(s).<BR> inferred   2 Multiplexer(s).<BR>Unit <TDPRAM_ASYM> synthesized.<BR><BR>Synthesizing Unit <MODULUS_RAM_ASYM>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/core/modulus_ram_asym.vhd".<BR>        width = 1536<BR>        depth = 2<BR>        device = "xilinx"<BR>    Summary:<BR> inferred   3 Multiplexer(s).<BR>Unit <MODULUS_RAM_ASYM> synthesized.<BR><BR>Synthesizing Unit <DPRAMBLOCK_ASYM>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpramblock_asym.vhd".<BR>        width = 512<BR>        depth = 2<BR>        device = "xilinx"<BR>    Summary:<BR> no macro.<BR>Unit <DPRAMBLOCK_ASYM> synthesized.<BR><BR>Synthesizing Unit <DPRAM_ASYM>.<BR>    Related source file is "/dropbox/svn/mod_sim_exp/rtl/vhdl/ram/dpram_asym.vhd".<BR>        rddepth = 2<BR>        wrwidth = 2<BR>        device = "xilinx"<BR>    Set property "ram_style = block" for signal <RAM>.<BR>    Found 32x2:2x32-bit dual-port RAM <MRAM_RAM> for signal <RAM>.<BR>    Found 32-bit register for signal <DOUT>.<BR>    Summary:<BR> inferred   1 RAM(s).<BR> inferred  32 D-type flip-flop(s).<BR>Unit <DPRAM_ASYM> synthesized.<BR><BR>=========================================================================<BR>HDL Synthesis Report<BR><BR>Macro Statistics<BR># RAMs                                                 : 96<BR> 32x2:2x32-bit dual-port RAM                           : 48<BR> 64x2:4x32-bit dual-port RAM                           : 48<BR># Registers                                            : 144<BR> 2-bit register                                        : 48<BR> 32-bit register                                       : 96<BR># Comparators                                          : 1<BR> 2-bit comparator greater                              : 1<BR># Multiplexers                                         : 107<BR> 1-bit 2-to-1 multiplexer                              : 8<BR> 2-bit 2-to-1 multiplexer                              : 49<BR> 32-bit 2-to-1 multiplexer                             : 49<BR> 32-bit 4-to-1 multiplexer                             : 1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>                       Advanced HDL Synthesis                          <BR>=========================================================================<BR><BR><BR>Synthesizing (advanced) Unit <DPRAM_ASYM>.<BR>INFO:Xst:3040 - The RAM <MRAM_RAM> will be implemented as a BLOCK RAM, absorbing the following register(s): <DOUT><BR>    -----------------------------------------------------------------------<BR>    \| ram_type           \| Block                               \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| Port A                                                              \|<BR>    \|     aspect ratio   \| 32-word x 2-bit                     \|          \|<BR>    \|     mode           \| read-first                          \|          \|<BR>    \|     clkA           \| connected to signal <CLK>           \| rise     \|<BR>    \|     weA            \| connected to signal <WE>            \| high     \|<BR>    \|     addrA          \| connected to signal <WADDR>         \|          \|<BR>    \|     diA            \| connected to signal <DIN>           \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| optimization       \| area                                \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| Port B                                                              \|<BR>    \|     aspect ratio   \| 2-word x 32-bit                     \|          \|<BR>    \|     mode           \| write-first                         \|          \|<BR>    \|     clkB           \| connected to signal <CLK>           \| rise     \|<BR>    \|     addrB          \| connected to signal <RADDR>         \|          \|<BR>    \|     doB            \| connected to signal <DOUT>          \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| optimization       \| area                                \|          \|<BR>    -----------------------------------------------------------------------<BR>Unit <DPRAM_ASYM> synthesized (advanced).<BR><BR>Synthesizing (advanced) Unit <TDPRAM_ASYM>.<BR>INFO:Xst:3040 - The RAM <MRAM_RAM> will be implemented as a BLOCK RAM, absorbing the following register(s): <DOUTA> <DOUTB><BR>    -----------------------------------------------------------------------<BR>    \| ram_type           \| Block                               \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| Port A                                                              \|<BR>    \|     aspect ratio   \| 64-word x 2-bit                     \|          \|<BR>    \|     mode           \| write-first                         \|          \|<BR>    \|     clkA           \| connected to signal <CLK>           \| rise     \|<BR>    \|     weA            \| connected to signal <WEA>           \| high     \|<BR>    \|     addrA          \| connected to signal <ADDRA>         \|          \|<BR>    \|     diA            \| connected to signal <DINA>          \|          \|<BR>    \|     doA            \| connected to signal <DOUTA>         \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| optimization       \| area                                \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| Port B                                                              \|<BR>    \|     aspect ratio   \| 4-word x 32-bit                     \|          \|<BR>    \|     mode           \| write-first                         \|          \|<BR>    \|     clkB           \| connected to signal <CLK>           \| rise     \|<BR>    \|     weB            \| connected to signal <WEB>           \| high     \|<BR>    \|     addrB          \| connected to signal <ADDRB>         \|          \|<BR>    \|     diB            \| connected to signal <DINB>          \|          \|<BR>    \|     doB            \| connected to signal <DOUTB>         \|          \|<BR>    -----------------------------------------------------------------------<BR>    \| optimization       \| area                                \|          \|<BR>    -----------------------------------------------------------------------<BR>Unit <TDPRAM_ASYM> synthesized (advanced).<BR><BR>=========================================================================<BR>Advanced HDL Synthesis Report<BR><BR>Macro Statistics<BR># RAMs                                                 : 96<BR> 32x2:2x32-bit dual-port block RAM                     : 48<BR> 64x2:4x32-bit dual-port block RAM                     : 48<BR># Comparators                                          : 1<BR> 2-bit comparator greater                              : 1<BR># Multiplexers                                         : 11<BR> 1-bit 2-to-1 multiplexer                              : 8<BR> 2-bit 2-to-1 multiplexer                              : 1<BR> 32-bit 2-to-1 multiplexer                             : 1<BR> 32-bit 4-to-1 multiplexer                             : 1<BR><BR>=========================================================================<BR><BR>=========================================================================<BR>                         Low Level Synthesis                           <BR>=========================================================================<BR><BR>Optimizing unit <OPERAND_MEM> ...<BR><BR>Optimizing unit <OPERAND_RAM_ASYM> ...<BR><BR>Optimizing unit <TDPRAMBLOCK_ASYM> ...<BR><BR>Optimizing unit <MODULUS_RAM_ASYM> ...<BR><BR>Mapping all equations...<BR>Building and optimizing final netlist ...<BR>Found area constraint ratio of 100 (+ 5) on block operand_mem, actual ratio is 0.<BR><BR>Final Macro Processing ...<BR><BR>=========================================================================<BR>Final Register Report<BR><BR>Found no macro<BR>=========================================================================<BR><BR>=========================================================================<BR>                           Partition Report                            <BR>=========================================================================<BR><BR>Partition Implementation Status<BR>-------------------------------<BR><BR>  No Partitions were found in this design.<BR><BR>-------------------------------<BR><BR>=========================================================================<BR>                            Design Summary                             *<BR>=========================================================================<BR><BR>Top Level Output File Name         : operand_mem.ngc<BR><BR>Primitive and Black Box Usage:<BR>------------------------------<BR># BELS                             : 43<BR>#      GND                         : 1<BR>#      LUT3                        : 3<BR>#      LUT4                        : 3<BR>#      LUT5                        : 35<BR>#      VCC                         : 1<BR># RAMS                             : 96<BR>#      RAMB36E1                    : 96<BR><BR>Device utilization summary:<BR>---------------------------<BR><BR>Selected Device : 6vlx240tff1156-1 <BR><BR><BR>Slice Logic Utilization: <BR> Number of Slice LUTs:                   41  out of  150720     0%  <BR>    Number used as Logic:                41  out of  150720     0%  <BR><BR>Slice Logic Distribution: <BR> Number of LUT Flip Flop pairs used:     41<BR>   Number with an unused Flip Flop:      41  out of     41   100%  <BR>   Number with an unused LUT:             0  out of     41     0%  <BR>   Number of fully used LUT-FF pairs:     0  out of     41     0%  <BR>   Number of unique control sets:         0<BR><BR>IO Utilization: <BR> Number of IOs:                        4690<BR> Number of bonded IOBs:                   0  out of    600     0%  <BR><BR>Specific Feature Utilization:<BR> Number of Block RAM/FIFO:               96  out of    416    23%  <BR>    Number using Block RAM only:         96<BR><BR>---------------------------<BR>Partition Resource Summary:<BR>---------------------------<BR><BR>  No Partitions were found in this design.<BR><BR>---------------------------<BR><BR><BR>=========================================================================<BR>Timing Report<BR><BR>NOTE: THESE TIMING NUMBERS ARE ONLY A SYNTHESIS ESTIMATE.<BR>      FOR ACCURATE TIMING INFORMATION PLEASE REFER TO THE TRACE REPORT<BR>      GENERATED AFTER PLACE-and-ROUTE.<BR><BR>Clock Information:<BR>------------------<BR>-----------------------------------+-------------------------------------------------------------------------------------------------------------------------+-------+<BR>Clock Signal                       \| Clock buffer(FF name)                                                                                                   \| Load  \|<BR>-----------------------------------+-------------------------------------------------------------------------------------------------------------------------+-------+<BR>clk                                \| NONE(asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram)\| 96    \|<BR>-----------------------------------+-------------------------------------------------------------------------------------------------------------------------+-------+<BR>INFO:Xst:2169 - HDL ADVISOR - Some clock signals were not automatically buffered by XST with BUFG/BUFR resources. Please use the buffer_type constraint in order to insert these buffers to the clock signals to help prevent skew problems.<BR><BR>Asynchronous Control Signals Information:<BR>----------------------------------------<BR>No asynchronous control signals found in this design<BR><BR>Timing Summary:<BR>---------------<BR>Speed Grade: -1<BR><BR>   Minimum period: No path found<BR>   Minimum input arrival time before clock: 1.518ns<BR>   Maximum output required time after clock: 2.722ns<BR>   Maximum combinational path delay: 0.444ns<BR><BR>Timing Details:<BR>---------------<BR>All values displayed in nanoseconds (ns)<BR><BR>=========================================================================<BR>Timing constraint: Default OFFSET IN BEFORE for Clock 'clk'<BR>  Total number of paths / destination ports: 4704 / 3168<BR>-------------------------------------------------------------------------<BR>Offset:              1.518ns (Levels of Logic = 1)<BR>  Source:            rw_address<5> (PAD)<BR>  Destination:       asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram (RAM)<BR>  Destination Clock: clk rising<BR><BR>  Data Path: rw_address<5> to asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram<BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     LUT5:I0->O           64   0.068   0.559  asym_RAM.xy_ram_asym/Mmux_multiple_full_blocks.weA_RAM<2>11 (asym_RAM.xy_ram_asym/multiple_full_blocks.weA_RAM<2>)<BR>     RAMB36E1:WEA0             0.515          asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[2].full_ones.ramblock_full/ramblocks[0].ramblock/Mram_ram<BR>    ----------------------------------------<BR>    Total                      1.518ns (0.959ns logic, 0.559ns route)<BR>                                       (63.2% logic, 36.8% route)<BR><BR>=========================================================================<BR>Timing constraint: Default OFFSET OUT AFTER for Clock 'clk'<BR>  Total number of paths / destination ports: 3168 / 3104<BR>-------------------------------------------------------------------------<BR>Offset:              2.722ns (Levels of Logic = 1)<BR>  Source:            asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[0].full_ones.ramblock_full/ramblocks[15].ramblock/Mram_ram (RAM)<BR>  Destination:       data_out<31> (PAD)<BR>  Source Clock:      clk rising<BR><BR>  Data Path: asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[0].full_ones.ramblock_full/ramblocks[15].ramblock/Mram_ram to data_out<31><BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     RAMB36E1:CLKARDCLK->DOADO1    1   2.073   0.581  asym_RAM.xy_ram_asym/multiple_full_blocks.ramblocks_full[0].full_ones.ramblock_full/ramblocks[15].ramblock/Mram_ram (asym_RAM.xy_ram_asym/multiple_full_blocks.doutA_RAM<0><31>)<BR>     LUT5:I2->O            0   0.068   0.000  asym_RAM.xy_ram_asym/Mmux_result_out251 (data_out<31>)<BR>    ----------------------------------------<BR>    Total                      2.722ns (2.141ns logic, 0.581ns route)<BR>                                       (78.7% logic, 21.3% route)<BR><BR>=========================================================================<BR>Timing constraint: Default path analysis<BR>  Total number of paths / destination ports: 67 / 33<BR>-------------------------------------------------------------------------<BR>Delay:               0.444ns (Levels of Logic = 1)<BR>  Source:            rw_address<5> (PAD)<BR>  Destination:       data_out<31> (PAD)<BR><BR>  Data Path: rw_address<5> to data_out<31><BR>                                Gate     Net<BR>    Cell:in->out      fanout   Delay   Delay  Logical Name (Net Name)<BR>    ----------------------------------------  ------------<BR>     LUT5:I0->O            0   0.068   0.000  asym_RAM.xy_ram_asym/Mmux_result_out110 (data_out<0>)<BR>    ----------------------------------------<BR>    Total                      0.444ns (0.444ns logic, 0.000ns route)<BR>                                       (100.0% logic, 0.0% route)<BR><BR>=========================================================================<BR><BR>Cross Clock Domains Report:<BR>--------------------------<BR><BR>=========================================================================<BR><BR><BR>Total REAL time to Xst completion: 40.00 secs<BR>Total CPU time to Xst completion: 40.28 secs<BR> <BR>--> <BR><BR>Total memory usage is 270976 kilobytes<BR><BR>Number of errors   :    0 (   0 filtered)<BR>Number of warnings :    4 (   0 filtered)<BR>Number of infos    :    3 (   0 filtered)<BR><BR></PRE></FONT></BODY></HTML>

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