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Subversion Repositories sdcard_mass_storage_controller

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Interface Report:
=================
 
Block Name : versatile_fifo_dptam_dw
Date       : Tue Apr 21 10:24:26 2009
 
 
Ports that are candidates for global sharing:
---------------------------------------------
 
 
    Fanout  Type      Direction  Name
    -------------------------------------------------------------------
 
 
 
Port Interface:
---------------
 
 
    Fanout  Type      Direction  Name
    -------------------------------------------------------------------
 
    4       INT_NET   INPUT      Port        : adr_a[0]
 
    4       INT_NET   INPUT      Port        : adr_a[1]
 
    4       INT_NET   INPUT      Port        : adr_a[2]
 
    4       INT_NET   INPUT      Port        : adr_a[3]
 
    4       INT_NET   INPUT      Port        : adr_a[4]
 
    4       INT_NET   INPUT      Port        : adr_a[5]
 
    4       INT_NET   INPUT      Port        : adr_a[6]
 
    4       INT_NET   INPUT      Port        : adr_a[7]
 
    4       INT_NET   INPUT      Port        : adr_a[8]
 
    4       INT_NET   INPUT      Port        : adr_a[9]
 
    4       INT_NET   INPUT      Port        : adr_a[10]
 
    4       INT_NET   INPUT      Port        : adr_b[0]
 
    4       INT_NET   INPUT      Port        : adr_b[1]
 
    4       INT_NET   INPUT      Port        : adr_b[2]
 
    4       INT_NET   INPUT      Port        : adr_b[3]
 
    4       INT_NET   INPUT      Port        : adr_b[4]
 
    4       INT_NET   INPUT      Port        : adr_b[5]
 
    4       INT_NET   INPUT      Port        : adr_b[6]
 
    4       INT_NET   INPUT      Port        : adr_b[7]
 
    4       INT_NET   INPUT      Port        : adr_b[8]
 
    4       INT_NET   INPUT      Port        : adr_b[9]
 
    4       INT_NET   INPUT      Port        : adr_b[10]
 
    4       INT_NET   INPUT      Port        : clk_a
 
    4       INT_NET   INPUT      Port        : clk_b
 
    1       INT_NET   INPUT      Port        : d_a[0]
                                 Instance    : ram_tile_I_1/U_7_0
 
    1       INT_NET   INPUT      Port        : d_a[1]
                                 Instance    : ram_tile_I_1/U_8_0
 
    1       INT_NET   INPUT      Port        : d_a[2]
                                 Instance    : ram_tile_0_I_1/U_7_0
 
    1       INT_NET   INPUT      Port        : d_a[3]
                                 Instance    : ram_tile_0_I_1/U_8_0
 
    1       INT_NET   INPUT      Port        : d_a[4]
                                 Instance    : ram_tile_1_I_1/U_7_0
 
    1       INT_NET   INPUT      Port        : d_a[5]
                                 Instance    : ram_tile_1_I_1/U_8_0
 
    1       INT_NET   INPUT      Port        : d_a[6]
                                 Instance    : ram_tile_2_I_1/U_7_0
 
    1       INT_NET   INPUT      Port        : d_a[7]
                                 Instance    : ram_tile_2_I_1/U_8_0
 
    1       INT_NET   INPUT      Port        : d_b[0]
                                 Instance    : ram_tile_I_1/U_7_0
 
    1       INT_NET   INPUT      Port        : d_b[1]
                                 Instance    : ram_tile_I_1/U_8_0
 
    1       INT_NET   INPUT      Port        : d_b[2]
                                 Instance    : ram_tile_0_I_1/U_7_0
 
    1       INT_NET   INPUT      Port        : d_b[3]
                                 Instance    : ram_tile_0_I_1/U_8_0
 
    1       INT_NET   INPUT      Port        : d_b[4]
                                 Instance    : ram_tile_1_I_1/U_7_0
 
    1       INT_NET   INPUT      Port        : d_b[5]
                                 Instance    : ram_tile_1_I_1/U_8_0
 
    1       INT_NET   INPUT      Port        : d_b[6]
                                 Instance    : ram_tile_2_I_1/U_7_0
 
    1       INT_NET   INPUT      Port        : d_b[7]
                                 Instance    : ram_tile_2_I_1/U_8_0
 
    1       INT_NET   OUTPUT     Port        : q_a[0]
                                 Instance    : ram_tile_I_1/U_1_0
 
    1       INT_NET   OUTPUT     Port        : q_a[1]
                                 Instance    : ram_tile_I_1/U_3_0
 
    1       INT_NET   OUTPUT     Port        : q_a[2]
                                 Instance    : ram_tile_0_I_1/U_1_0
 
    1       INT_NET   OUTPUT     Port        : q_a[3]
                                 Instance    : ram_tile_0_I_1/U_3_0
 
    1       INT_NET   OUTPUT     Port        : q_a[4]
                                 Instance    : ram_tile_1_I_1/U_1_0
 
    1       INT_NET   OUTPUT     Port        : q_a[5]
                                 Instance    : ram_tile_1_I_1/U_3_0
 
    1       INT_NET   OUTPUT     Port        : q_a[6]
                                 Instance    : ram_tile_2_I_1/U_1_0
 
    1       INT_NET   OUTPUT     Port        : q_a[7]
                                 Instance    : ram_tile_2_I_1/U_3_0
 
    1       INT_NET   OUTPUT     Port        : q_b[0]
                                 Instance    : ram_tile_I_1/U_0_0
 
    1       INT_NET   OUTPUT     Port        : q_b[1]
                                 Instance    : ram_tile_I_1/U_2_0
 
    1       INT_NET   OUTPUT     Port        : q_b[2]
                                 Instance    : ram_tile_0_I_1/U_0_0
 
    1       INT_NET   OUTPUT     Port        : q_b[3]
                                 Instance    : ram_tile_0_I_1/U_2_0
 
    1       INT_NET   OUTPUT     Port        : q_b[4]
                                 Instance    : ram_tile_1_I_1/U_0_0
 
    1       INT_NET   OUTPUT     Port        : q_b[5]
                                 Instance    : ram_tile_1_I_1/U_2_0
 
    1       INT_NET   OUTPUT     Port        : q_b[6]
                                 Instance    : ram_tile_2_I_1/U_0_0
 
    1       INT_NET   OUTPUT     Port        : q_b[7]
                                 Instance    : ram_tile_2_I_1/U_2_0
 
    1       INT_NET   INPUT      Port        : we_a
                                 Instance    : we_a_RNIA08
 
    1       INT_NET   INPUT      Port        : we_b
                                 Instance    : we_b_RNIB08
 
-----------------------------------------------------------------------------------------------------------
 
    Types:
    ------
      PAD_NET : The port is driving a PAD pin.
      CLK_NET : The port is driving only clock pins of instances.
      INT_NET : The port is driving other type of pins.
      NC_NET  : The port is floating.
 
    Globals:
    --------
      Int Globals : 
      Global net  : YES if a port is driven by a global net

Line No.	Rev	Author	Line
1	15	tac2
2			`Interface Report:`
3			`=================`
4
5			`Block Name : versatile_fifo_dptam_dw`
6			`Date : Tue Apr 21 10:24:26 2009`
7
8
9			`Ports that are candidates for global sharing:`
10			`---------------------------------------------`
11
12
13			`Fanout Type Direction Name`
14			`-------------------------------------------------------------------`
15
16
17
18			`Port Interface:`
19			`---------------`
20
21
22			`Fanout Type Direction Name`
23			`-------------------------------------------------------------------`
24
25			`4 INT_NET INPUT Port : adr_a[0]`
26
27			`4 INT_NET INPUT Port : adr_a[1]`
28
29			`4 INT_NET INPUT Port : adr_a[2]`
30
31			`4 INT_NET INPUT Port : adr_a[3]`
32
33			`4 INT_NET INPUT Port : adr_a[4]`
34
35			`4 INT_NET INPUT Port : adr_a[5]`
36
37			`4 INT_NET INPUT Port : adr_a[6]`
38
39			`4 INT_NET INPUT Port : adr_a[7]`
40
41			`4 INT_NET INPUT Port : adr_a[8]`
42
43			`4 INT_NET INPUT Port : adr_a[9]`
44
45			`4 INT_NET INPUT Port : adr_a[10]`
46
47			`4 INT_NET INPUT Port : adr_b[0]`
48
49			`4 INT_NET INPUT Port : adr_b[1]`
50
51			`4 INT_NET INPUT Port : adr_b[2]`
52
53			`4 INT_NET INPUT Port : adr_b[3]`
54
55			`4 INT_NET INPUT Port : adr_b[4]`
56
57			`4 INT_NET INPUT Port : adr_b[5]`
58
59			`4 INT_NET INPUT Port : adr_b[6]`
60
61			`4 INT_NET INPUT Port : adr_b[7]`
62
63			`4 INT_NET INPUT Port : adr_b[8]`
64
65			`4 INT_NET INPUT Port : adr_b[9]`
66
67			`4 INT_NET INPUT Port : adr_b[10]`
68
69			`4 INT_NET INPUT Port : clk_a`
70
71			`4 INT_NET INPUT Port : clk_b`
72
73			`1 INT_NET INPUT Port : d_a[0]`
74			`Instance : ram_tile_I_1/U_7_0`
75
76			`1 INT_NET INPUT Port : d_a[1]`
77			`Instance : ram_tile_I_1/U_8_0`
78
79			`1 INT_NET INPUT Port : d_a[2]`
80			`Instance : ram_tile_0_I_1/U_7_0`
81
82			`1 INT_NET INPUT Port : d_a[3]`
83			`Instance : ram_tile_0_I_1/U_8_0`
84
85			`1 INT_NET INPUT Port : d_a[4]`
86			`Instance : ram_tile_1_I_1/U_7_0`
87
88			`1 INT_NET INPUT Port : d_a[5]`
89			`Instance : ram_tile_1_I_1/U_8_0`
90
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95			`Instance : ram_tile_2_I_1/U_8_0`
96
97			`1 INT_NET INPUT Port : d_b[0]`
98			`Instance : ram_tile_I_1/U_7_0`
99
100			`1 INT_NET INPUT Port : d_b[1]`
101			`Instance : ram_tile_I_1/U_8_0`
102
103			`1 INT_NET INPUT Port : d_b[2]`
104			`Instance : ram_tile_0_I_1/U_7_0`
105
106			`1 INT_NET INPUT Port : d_b[3]`
107			`Instance : ram_tile_0_I_1/U_8_0`
108
109			`1 INT_NET INPUT Port : d_b[4]`
110			`Instance : ram_tile_1_I_1/U_7_0`
111
112			`1 INT_NET INPUT Port : d_b[5]`
113			`Instance : ram_tile_1_I_1/U_8_0`
114
115			`1 INT_NET INPUT Port : d_b[6]`
116			`Instance : ram_tile_2_I_1/U_7_0`
117
118			`1 INT_NET INPUT Port : d_b[7]`
119			`Instance : ram_tile_2_I_1/U_8_0`
120
121			`1 INT_NET OUTPUT Port : q_a[0]`
122			`Instance : ram_tile_I_1/U_1_0`
123
124			`1 INT_NET OUTPUT Port : q_a[1]`
125			`Instance : ram_tile_I_1/U_3_0`
126
127			`1 INT_NET OUTPUT Port : q_a[2]`
128			`Instance : ram_tile_0_I_1/U_1_0`
129
130			`1 INT_NET OUTPUT Port : q_a[3]`
131			`Instance : ram_tile_0_I_1/U_3_0`
132
133			`1 INT_NET OUTPUT Port : q_a[4]`
134			`Instance : ram_tile_1_I_1/U_1_0`
135
136			`1 INT_NET OUTPUT Port : q_a[5]`
137			`Instance : ram_tile_1_I_1/U_3_0`
138
139			`1 INT_NET OUTPUT Port : q_a[6]`
140			`Instance : ram_tile_2_I_1/U_1_0`
141
142			`1 INT_NET OUTPUT Port : q_a[7]`
143			`Instance : ram_tile_2_I_1/U_3_0`
144
145			`1 INT_NET OUTPUT Port : q_b[0]`
146			`Instance : ram_tile_I_1/U_0_0`
147
148			`1 INT_NET OUTPUT Port : q_b[1]`
149			`Instance : ram_tile_I_1/U_2_0`
150
151			`1 INT_NET OUTPUT Port : q_b[2]`
152			`Instance : ram_tile_0_I_1/U_0_0`
153
154			`1 INT_NET OUTPUT Port : q_b[3]`
155			`Instance : ram_tile_0_I_1/U_2_0`
156
157			`1 INT_NET OUTPUT Port : q_b[4]`
158			`Instance : ram_tile_1_I_1/U_0_0`
159
160			`1 INT_NET OUTPUT Port : q_b[5]`
161			`Instance : ram_tile_1_I_1/U_2_0`
162
163			`1 INT_NET OUTPUT Port : q_b[6]`
164			`Instance : ram_tile_2_I_1/U_0_0`
165
166			`1 INT_NET OUTPUT Port : q_b[7]`
167			`Instance : ram_tile_2_I_1/U_2_0`
168
169			`1 INT_NET INPUT Port : we_a`
170			`Instance : we_a_RNIA08`
171
172			`1 INT_NET INPUT Port : we_b`
173			`Instance : we_b_RNIB08`
174
175			`-----------------------------------------------------------------------------------------------------------`
176
177			`Types:`
178			`------`
179			`PAD_NET : The port is driving a PAD pin.`
180			`CLK_NET : The port is driving only clock pins of instances.`
181			`INT_NET : The port is driving other type of pins.`
182			`NC_NET : The port is floating.`
183
184			`Globals:`
185			`--------`
186			`Int Globals :`
187			`Global net : YES if a port is driven by a global net`

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