OpenCores
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Subversion Repositories sdr_ctrl

[/] [sdr_ctrl/] [trunk/] [synth/] [constraints/] [sdrc_top.sdc] - Blame information for rev 62

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Line No. Rev Author Line
1 62 dinesha 
# Top Level Design Parameters
2 
 
3 
# Clocks
4 
 
5 
create_clock -period 6.000000 -waveform {0.000000 3.000000} wb_clk_i
6 
create_clock -period 10.000000 -waveform {0.000000 5.000000} sdram_clk
7 
 
8 
# False Paths Between Clocks
9 
 
10 
 
11 
# False Path Constraints
12 
 
13 
set_false_path -from {wb_rst_i} -to {*}
14 
set_false_path -from {sdram_resetn} -to {*}
15 
 
16 
# Maximum Delay Constraints
17 
 
18 
 
19 
# Multicycle Constraints
20 
 
21 
 
22 
# Virtual Clocks
23 
# Output Load Constraints
24 
# Driving Cell Constraints
25 
# Wire Loads
26 
# set_wire_load_mode top
27 
 
28 
# Other Constraints
29 
set_input_delay 0.000 -clock {wb_clk_i} {wb_stb_i}
30 
set_output_delay 0.000 -clock {wb_clk_i} {wb_ack_o}
31 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[0]}
32 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[1]}
33 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[2]}
34 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[3]}
35 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[4]}
36 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[5]}
37 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[6]}
38 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[7]}
39 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[8]}
40 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[9]}
41 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[10]}
42 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[11]}
43 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[12]}
44 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[13]}
45 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[14]}
46 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[15]}
47 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[16]}
48 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[17]}
49 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[18]}
50 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[19]}
51 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[20]}
52 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[21]}
53 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[22]}
54 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[23]}
55 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[24]}
56 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[25]}
57 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[26]}
58 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[27]}
59 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[28]}
60 
set_input_delay 0.000 -clock {wb_clk_i} {wb_addr_i[29]}
61 
set_input_delay 0.000 -clock {wb_clk_i} {wb_we_i}
62 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[0]}
63 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[1]}
64 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[2]}
65 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[3]}
66 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[4]}
67 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[5]}
68 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[6]}
69 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[7]}
70 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[8]}
71 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[9]}
72 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[10]}
73 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[11]}
74 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[12]}
75 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[13]}
76 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[14]}
77 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[15]}
78 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[16]}
79 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[17]}
80 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[18]}
81 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[19]}
82 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[20]}
83 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[21]}
84 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[22]}
85 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[23]}
86 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[24]}
87 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[25]}
88 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[26]}
89 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[27]}
90 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[28]}
91 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[29]}
92 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[30]}
93 
set_input_delay 0.000 -clock {wb_clk_i} {wb_dat_i[31]}
94 
set_input_delay 0.000 -clock {wb_clk_i} {wb_sel_i[0]}
95 
set_input_delay 0.000 -clock {wb_clk_i} {wb_sel_i[1]}
96 
set_input_delay 0.000 -clock {wb_clk_i} {wb_sel_i[2]}
97 
set_input_delay 0.000 -clock {wb_clk_i} {wb_sel_i[3]}
98 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[0]}
99 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[1]}
100 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[2]}
101 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[3]}
102 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[4]}
103 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[5]}
104 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[6]}
105 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[7]}
106 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[8]}
107 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[9]}
108 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[10]}
109 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[11]}
110 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[12]}
111 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[13]}
112 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[14]}
113 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[15]}
114 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[16]}
115 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[17]}
116 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[18]}
117 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[19]}
118 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[20]}
119 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[21]}
120 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[22]}
121 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[23]}
122 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[24]}
123 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[25]}
124 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[26]}
125 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[27]}
126 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[28]}
127 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[29]}
128 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[30]}
129 
set_output_delay 3.000 -clock {wb_clk_i} {wb_dat_o[31]}
130 
set_input_delay 0.000 -clock {wb_clk_i} {wb_cyc_i}
131 
set_input_delay 0.000 -clock {wb_clk_i} {wb_cti_i[0]}
132 
set_input_delay 0.000 -clock {wb_clk_i} {wb_cti_i[1]}
133 
set_input_delay 0.000 -clock {wb_clk_i} {wb_cti_i[2]}
134 
set_output_delay 5.000 -clock {sdram_clk} {sdr_cs_n}
135 
set_output_delay 5.000 -clock {sdram_clk} {sdr_cke}
136 
set_output_delay 5.000 -clock {sdram_clk} {sdr_ras_n}
137 
set_output_delay 5.000 -clock {sdram_clk} {sdr_cas_n}
138 
set_output_delay 5.000 -clock {sdram_clk} {sdr_we_n}
139 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dqm[0]}
140 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dqm[1]}
141 
set_output_delay 5.000 -clock {sdram_clk} {sdr_ba[0]}
142 
set_output_delay 5.000 -clock {sdram_clk} {sdr_ba[1]}
143 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[0]}
144 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[1]}
145 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[2]}
146 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[3]}
147 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[4]}
148 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[5]}
149 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[6]}
150 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[7]}
151 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[8]}
152 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[9]}
153 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[10]}
154 
set_output_delay 5.000 -clock {sdram_clk} {sdr_addr[11]}
155 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[0]}
156 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[0]}
157 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[1]}
158 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[1]}
159 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[2]}
160 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[2]}
161 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[3]}
162 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[3]}
163 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[4]}
164 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[4]}
165 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[5]}
166 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[5]}
167 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[6]}
168 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[6]}
169 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[7]}
170 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[7]}
171 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[8]}
172 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[8]}
173 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[9]}
174 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[9]}
175 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[10]}
176 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[10]}
177 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[11]}
178 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[11]}
179 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[12]}
180 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[12]}
181 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[13]}
182 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[13]}
183 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[14]}
184 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[14]}
185 
set_output_delay 5.000 -clock {sdram_clk} {sdr_dq[15]}
186 
set_input_delay 5.000 -clock {sdram_clk} {sdr_dq[15]}
187 
set_output_delay 5.000 -clock {sdram_clk} {sdr_init_done}

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