OpenCores
URL https://opencores.org/ocsvn/socgen/socgen/trunk

Subversion Repositories socgen

[/] [socgen/] [trunk/] [Projects/] [valentfx.com/] [fpgas/] [ip/] [logipi_T6502/] [rtl/] [xml/] [Nexys2_T6502_core.xml] - Blame information for rev 135

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Line No. Rev Author Line
1 135 jt_eaton
2
30
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        reset
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out
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671 
 
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in
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777
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783
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813
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out
819
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822 
          pmod4_pad_in
823 
wire
824 
in
825
826 
 
827 
 
828 
          pmod4_pad_oe
829 
wire
830 
out
831
832 
 
833 
 
834 
          sys_spi_sck_pad_in
835 
wire
836 
in
837
838 
 
839 
 
840 
          sys_spi_miso_pad_out
841 
wire
842 
out
843
844 
 
845 
 
846 
          sys_spi_mosi_pad_in
847 
wire
848 
in
849
850 
 
851 
 
852 
          rp_spi_ce0n_pad_in
853 
wire
854 
in
855
856 
 
857 
 
858 
 
859 
 
860
861 
 
862
863
864 
                                Hierarchical
865
866
867
868 
 
869 
 
870 
 
871 
 
872 
 
873
874 
 
875
876 
                Hierarchical:*Simulation:*
877 
    Hierarchical
878 
 
879
880 
 
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883 
 
884 
 
885
886 
              verilog:*Simulation:*
887
888
889 
                                   ipxact:library="Testbench"
890 
                                   ipxact:name="toolflow"
891 
                                   ipxact:version="verilog"/>
892
893
894 
 
895 
 
896 
 
897 
 
898 
 
899
900 
              common:*common:*
901 
              Verilog
902
903
904 
                            fs-common
905
906
907 
 
908
909 
              sim:*Simulation:*
910 
              Verilog
911
912
913 
                            fs-sim
914
915
916 
 
917 
 
918
919 
              syn:*Synthesis:*
920 
              Verilog
921
922
923 
                            fs-sim
924
925
926 
 
927
928 
 
929
930 
 
931 
 
932 
 
933 
 
934
935 
 
936
937 
      fs-common
938 
 
939 
 
940 
 
941 
 
942
943
944 
        ../verilog/top.gpio
945 
        verilogSourcefragment
946
947 
 
948 
 
949 
 
950 
 
951
952 
        ../verilog
953 
        verilogSourcelibraryDir
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955 
 
956 
 
957 
 
958
959 
 
960 
 
961
962 
      fs-sim
963 
 
964
965
966 
        ../verilog/copyright
967 
        verilogSourceinclude
968
969 
 
970
971
972 
        ../verilog/common/logipi_T6502_core
973 
        verilogSourcemodule
974
975 
 
976 
 
977 
 
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