URL https://opencores.org/ocsvn/adv_debug_sys/adv_debug_sys/trunk

Subversion Repositories adv_debug_sys

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This comparison shows the changes necessary to convert path
```
/adv_debug_sys/trunk/Hardware
```
from Rev 30 to Rev 32
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Rev 30 → Rev 32

/altera_virtual_jtag/rtl/vhdl/altera_virtual_jtag.vhd

1,64 → 1,64

/adv_dbg_if/bench/full_system/adv_dbg_tb.v

40,6 → 40,12

49,8 → 55,8

619,8 → 625,24

632,6 → 654,7

709,6 → 732,7

717,7 → 741,7

/adv_dbg_if/bench/full_system/wave.do

1,499 → 1,500

/adv_dbg_if/bench/full_system/xsv_fpga_top.v

44,6 → 44,12

396,12 → 402,12

442,7 → 448,7

/adv_dbg_if/bench/full_system/xsv_fpga_defines.v

45,6 → 45,9

/adv_dbg_if/bench/README_testbench.txt

1,15 → 1,15

21,5 → 21,5

/adv_dbg_if/bench/simulated_system/adv_dbg_tb.v

40,6 → 40,9

55,8 → 58,8

305,6 → 308,7

319,7 → 323,7

451,17 → 455,17

791,9 → 795,25

805,6 → 825,7

882,6 → 903,8

890,7 → 913,7

/adv_dbg_if/bench/simulated_system/wb_slave_behavioral.v

43,6 → 43,9

/adv_dbg_if/bench/simulated_system/wave.do

160,52 → 160,52

314,26 → 314,8

346,5 → 328,6

/adv_dbg_if/bench/simulated_system/cpu_behavioral.v

43,6 → 43,9

69,10 → 72,8

/adv_dbg_if/bench/simulated_system/wb_model_defines.v

43,6 → 43,9

/adv_dbg_if/bench/simulated_system/timescale.v

43,6 → 43,9

/adv_dbg_if/rtl/verilog/adbg_or1k_module.v

12,7 → 12,7

40,6 → 40,9

56,6 → 59,7

191,7 → 195,11

453,7 → 461,9

478,7 → 488,15

581,17 → 599,19

603,6 → 623,23

636,6 → 673,23

/adv_dbg_if/rtl/verilog/adbg_top.v

12,7 → 12,7

40,6 → 40,9

/adv_dbg_if/rtl/verilog/adbg_wb_defines.v

12,7 → 12,7

40,6 → 40,9

/adv_dbg_if/rtl/verilog/adbg_wb_biu.v

12,7 → 12,7

40,6 → 40,9

/adv_dbg_if/rtl/verilog/adbg_or1k_defines.v

12,7 → 12,7

40,6 → 40,9

/adv_dbg_if/rtl/verilog/adbg_or1k_biu.v

12,7 → 12,7

40,6 → 40,9

/adv_dbg_if/rtl/verilog/adbg_crc32.v

20,12 → 20,15

/adv_dbg_if/rtl/verilog/adbg_or1k_status_reg.v

12,7 → 12,7

40,6 → 40,9

/adv_dbg_if/rtl/verilog/adbg_defines.v

12,7 → 12,7

40,6 → 40,12

79,4 → 85,6

/adv_dbg_if/rtl/verilog/adbg_wb_module.v

12,7 → 12,7

40,6 → 40,9

54,7 → 57,7

191,7 → 194,11

298,7 → 305,11

365,9 → 376,9

509,7 → 520,9

533,8 → 546,16

662,6 → 683,24

696,6 → 735,24

/adv_dbg_if/doc/AdvancedDebugInterface.pdf Cannot display: file marked as a binary type. svn:mime-type = application/octet-stream

/adv_dbg_if/doc/src/AdvancedDebugInterface.odt Cannot display: file marked as a binary type. svn:mime-type = application/octet-stream

/jtag/tap/rtl/verilog/tap_defines.v

43,7 → 43,7

/jtag/tap/rtl/verilog/tap_top.v

43,7 → 43,7

/xilinx_internal_jtag/rtl/verilog/xilinx_internal_jtag.v

47,6 → 47,9

149,7 → 152,6

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