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Rev 225 → Rev 226

/trunk/vhdl/SoC/bootstrap_code_pkg.vhdl
0,0 → 1,523
--------------------------------------------------------------------------------
-- obj_code_pkg.vhdl -- Application object code in vhdl constant string format.
--------------------------------------------------------------------------------
-- Built for project 'Hello World'.
--------------------------------------------------------------------------------
-- This file contains object code in the form of a VHDL byte table constant.
-- This constant can be used to initialize FPGA memories for synthesis or
-- simulation.
-- Note that the object code is stored as a plain byte table in byte address
-- order. This table knows nothing of data endianess and can be used to
-- initialize 32-, 16- or 8-bit-wide memory -- memory initialization functions
-- can be found in package mips_pkg.
--------------------------------------------------------------------------------
-- Copyright (C) 2012 Jose A. Ruiz
--
-- This source file may be used and distributed without
-- restriction provided that this copyright statement is not
-- removed from the file and that any derivative work contains
-- the original copyright notice and the associated disclaimer.
--
-- This source file is free software; you can redistribute it
-- and/or modify it under the terms of the GNU Lesser General
-- Public License as published by the Free Software Foundation;
-- either version 2.1 of the License, or (at your option) any
-- later version.
--
-- This source is distributed in the hope that it will be
-- useful, but WITHOUT ANY WARRANTY; without even the implied
-- warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR
-- PURPOSE. See the GNU Lesser General Public License for more
-- details.
--
-- You should have received a copy of the GNU Lesser General
-- Public License along with this source; if not, download it
-- from http://www.opencores.org/lgpl.shtml
--------------------------------------------------------------------------------
 
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
use work.mips_pkg.all;
 
package obj_code_pkg is
 
-- Hardcoded simulation parameters ---------------------------------------------
 
-- Simulation clock rate
constant CLOCK_RATE : integer := 50e6;
-- Simulation clock period
constant T : time := (1.0e9/real(CLOCK_RATE)) * 1 ns;
 
-- Other simulation parameters -------------------------------------------------
 
constant BRAM_SIZE : integer := 2048;
 
 
-- Memory initialization data --------------------------------------------------
 
constant obj_code : t_obj_code(0 to 3678) := (
X"10", X"00", X"00", X"7c", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
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X"13", X"5b", X"00", X"05", X"23", X"7b", X"00", X"01",
X"17", X"5b", X"00", X"07", X"00", X"00", X"00", X"00",
X"0b", X"f0", X"00", X"a2", X"00", X"00", X"00", X"00",
X"0b", X"f0", X"00", X"72", X"00", X"00", X"00", X"00",
X"0b", X"f0", X"00", X"72", X"00", X"00", X"00", X"00",
X"0b", X"f0", X"00", X"72", X"00", X"00", X"00", X"00",
X"40", X"1b", X"70", X"00", X"40", X"1a", X"68", X"00",
X"00", X"1a", X"d7", X"c2", X"33", X"5a", X"00", X"01",
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X"03", X"60", X"00", X"08", X"00", X"00", X"00", X"00",
X"23", X"7b", X"00", X"04", X"03", X"60", X"00", X"08",
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X"0f", X"f0", X"00", X"86", X"00", X"00", X"00", X"00",
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X"3c", X"05", X"00", X"01", X"40", X"04", X"60", X"00",
X"30", X"84", X"ff", X"ff", X"00", X"85", X"28", X"25",
X"40", X"85", X"60", X"00", X"24", X"04", X"00", X"00",
X"24", X"06", X"00", X"00", X"24", X"05", X"00", X"ff",
X"ac", X"86", X"00", X"00", X"00", X"c5", X"08", X"2a",
X"14", X"20", X"ff", X"fd", X"20", X"c6", X"00", X"01",
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X"24", X"05", X"00", X"ff", X"8c", X"80", X"00", X"00",
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X"14", X"20", X"ff", X"fc", X"20", X"c6", X"00", X"01",
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X"00", X"00", X"40", X"21", X"03", X"6a", X"48", X"24",
X"11", X"20", X"00", X"03", X"00", X"0a", X"50", X"42",
X"15", X"40", X"ff", X"fc", X"25", X"08", X"00", X"01",
X"0b", X"f0", X"01", X"17", X"01", X"00", X"d8", X"21",
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X"25", X"4a", X"00", X"1f", X"01", X"5b", X"d8", X"04",
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X"01", X"1b", X"d8", X"06", X"0f", X"f0", X"01", X"61",
X"00", X"00", X"00", X"00", X"00", X"1a", X"41", X"82",
X"31", X"08", X"00", X"1f", X"00", X"1a", X"4a", X"c2",
X"31", X"29", X"00", X"1f", X"01", X"28", X"48", X"23",
X"00", X"09", X"58", X"23", X"25", X"6b", X"00", X"1f",
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X"01", X"6a", X"50", X"06", X"01", X"0a", X"50", X"04",
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X"00", X"1a", X"d1", X"42", X"03", X"6a", X"d8", X"24",
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X"00", X"00", X"00", X"00", X"0b", X"f0", X"01", X"1f",
X"37", X"60", X"00", X"00", X"0b", X"f0", X"01", X"1f",
X"37", X"61", X"00", X"00", X"0b", X"f0", X"01", X"1f",
X"37", X"62", X"00", X"00", X"0b", X"f0", X"01", X"1f",
X"37", X"63", X"00", X"00", X"0b", X"f0", X"01", X"1f",
X"37", X"64", X"00", X"00", X"0b", X"f0", X"01", X"1f",
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X"af", X"bb", X"ff", X"e0", X"0b", X"f0", X"01", X"1f",
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X"37", X"75", X"00", X"00", X"0b", X"f0", X"01", X"1f",
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X"37", X"7c", X"00", X"00", X"0b", X"f0", X"01", X"1f",
X"af", X"bb", X"ff", X"ec", X"0b", X"f0", X"01", X"1f",
X"37", X"7e", X"00", X"00", X"0b", X"f0", X"01", X"1f",
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X"8e", X"82", X"00", X"00", X"00", X"00", X"00", X"00",
X"a0", X"40", X"00", X"00", X"8f", X"bf", X"00", X"44",
X"02", X"40", X"10", X"21", X"8f", X"b6", X"00", X"40",
X"8f", X"b5", X"00", X"3c", X"8f", X"b4", X"00", X"38",
X"8f", X"b3", X"00", X"34", X"8f", X"b2", X"00", X"30",
X"8f", X"b1", X"00", X"2c", X"8f", X"b0", X"00", X"28",
X"03", X"e0", X"00", X"08", X"27", X"bd", X"00", X"48",
X"0f", X"f0", X"01", X"da", X"02", X"80", X"20", X"21",
X"26", X"52", X"00", X"01", X"26", X"10", X"00", X"01",
X"92", X"05", X"00", X"00", X"00", X"00", X"00", X"00",
X"14", X"a0", X"ff", X"a5", X"00", X"00", X"00", X"00",
X"0b", X"f0", X"02", X"e8", X"00", X"00", X"00", X"00",
X"26", X"10", X"00", X"01", X"92", X"05", X"00", X"00",
X"0b", X"f0", X"02", X"b0", X"24", X"03", X"00", X"01",
X"8f", X"a4", X"00", X"50", X"00", X"00", X"00", X"00",
X"8c", X"85", X"00", X"00", X"24", X"84", X"00", X"04",
X"10", X"a0", X"00", X"31", X"af", X"a4", X"00", X"50",
X"02", X"80", X"20", X"21", X"00", X"40", X"30", X"21",
X"0f", X"f0", X"01", X"e6", X"00", X"60", X"38", X"21",
X"0b", X"f0", X"02", X"fb", X"02", X"42", X"90", X"21",
X"8f", X"a8", X"00", X"50", X"00", X"00", X"00", X"00",
X"8d", X"05", X"00", X"00", X"24", X"06", X"00", X"0a",
X"25", X"08", X"00", X"04", X"24", X"07", X"00", X"01",
X"af", X"a2", X"00", X"10", X"24", X"02", X"00", X"61",
X"af", X"a8", X"00", X"50", X"af", X"a3", X"00", X"14",
X"0f", X"f0", X"02", X"34", X"af", X"a2", X"00", X"18",
X"0b", X"f0", X"02", X"fb", X"02", X"42", X"90", X"21",
X"8f", X"a8", X"00", X"50", X"00", X"00", X"00", X"00",
X"8d", X"05", X"00", X"00", X"24", X"06", X"00", X"10",
X"25", X"08", X"00", X"04", X"0b", X"f0", X"03", X"18",
X"00", X"00", X"38", X"21", X"8f", X"a8", X"00", X"50",
X"00", X"00", X"00", X"00", X"8d", X"05", X"00", X"00",
X"24", X"06", X"00", X"10", X"25", X"08", X"00", X"04",
X"af", X"a2", X"00", X"10", X"00", X"00", X"38", X"21",
X"24", X"02", X"00", X"41", X"af", X"a8", X"00", X"50",
X"af", X"a3", X"00", X"14", X"0f", X"f0", X"02", X"34",
X"af", X"a2", X"00", X"18", X"0b", X"f0", X"02", X"fb",
X"02", X"42", X"90", X"21", X"8f", X"a8", X"00", X"50",
X"00", X"00", X"00", X"00", X"8d", X"05", X"00", X"00",
X"24", X"06", X"00", X"0a", X"25", X"08", X"00", X"04",
X"0b", X"f0", X"03", X"18", X"00", X"00", X"38", X"21",
X"0b", X"f0", X"03", X"0c", X"26", X"c5", X"0e", X"58",
X"0b", X"f0", X"02", X"e8", X"00", X"00", X"90", X"21",
X"27", X"bd", X"ff", X"e0", X"27", X"a2", X"00", X"24",
X"00", X"80", X"18", X"21", X"af", X"a5", X"00", X"24",
X"af", X"a6", X"00", X"28", X"00", X"00", X"20", X"21",
X"00", X"60", X"28", X"21", X"00", X"40", X"30", X"21",
X"af", X"bf", X"00", X"1c", X"af", X"a7", X"00", X"2c",
X"0f", X"f0", X"02", X"91", X"af", X"a2", X"00", X"10",
X"8f", X"bf", X"00", X"1c", X"00", X"00", X"00", X"00",
X"03", X"e0", X"00", X"08", X"27", X"bd", X"00", X"20",
X"27", X"bd", X"ff", X"e0", X"27", X"a2", X"00", X"28",
X"af", X"a4", X"00", X"20", X"af", X"a6", X"00", X"28",
X"27", X"a4", X"00", X"20", X"00", X"40", X"30", X"21",
X"af", X"bf", X"00", X"1c", X"af", X"a7", X"00", X"2c",
X"0f", X"f0", X"02", X"91", X"af", X"a2", X"00", X"10",
X"8f", X"bf", X"00", X"1c", X"00", X"00", X"00", X"00",
X"03", X"e0", X"00", X"08", X"27", X"bd", X"00", X"20",
X"27", X"bd", X"ff", X"e0", X"27", X"a2", X"00", X"2c",
X"af", X"a4", X"00", X"20", X"00", X"c0", X"28", X"21",
X"27", X"a4", X"00", X"20", X"00", X"40", X"30", X"21",
X"af", X"bf", X"00", X"1c", X"af", X"a7", X"00", X"2c",
X"0f", X"f0", X"02", X"91", X"af", X"a2", X"00", X"10",
X"8f", X"bf", X"00", X"1c", X"00", X"00", X"00", X"00",
X"03", X"e0", X"00", X"08", X"27", X"bd", X"00", X"20",
X"03", X"e0", X"00", X"08", X"00", X"00", X"10", X"21",
X"00", X"80", X"10", X"21", X"3c", X"05", X"20", X"00",
X"8c", X"a3", X"00", X"04", X"00", X"00", X"00", X"00",
X"30", X"63", X"00", X"01", X"10", X"60", X"ff", X"fc",
X"3c", X"03", X"20", X"00", X"ac", X"62", X"00", X"00",
X"03", X"e0", X"00", X"08", X"00", X"00", X"00", X"00",
X"3c", X"03", X"20", X"00", X"8c", X"62", X"00", X"04",
X"00", X"00", X"00", X"00", X"30", X"42", X"00", X"02",
X"10", X"40", X"ff", X"fc", X"3c", X"02", X"20", X"00",
X"8c", X"42", X"00", X"00", X"03", X"e0", X"00", X"08",
X"00", X"02", X"16", X"02", X"63", X"6f", X"6d", X"70",
X"69", X"6c", X"65", X"20", X"74", X"69", X"6d", X"65",
X"3a", X"20", X"4a", X"75", X"6e", X"20", X"31", X"36",
X"20", X"32", X"30", X"31", X"32", X"20", X"2d", X"2d",
X"20", X"30", X"38", X"3a", X"34", X"31", X"3a", X"35",
X"38", X"0a", X"00", X"00", X"67", X"63", X"63", X"20",
X"76", X"65", X"72", X"73", X"69", X"6f", X"6e", X"3a",
X"20", X"20", X"34", X"2e", X"35", X"2e", X"32", X"0a",
X"00", X"00", X"00", X"00", X"0a", X"0a", X"48", X"65",
X"6c", X"6c", X"6f", X"20", X"57", X"6f", X"72", X"6c",
X"64", X"21", X"0a", X"0a", X"0a", X"00", X"00", X"00",
X"28", X"6e", X"75", X"6c", X"6c", X"29", X"00" );
 
 
 
end package obj_code_pkg;
/trunk/vhdl/demo/mips_mpu.vhdl File deleted
/trunk/vhdl/demo/c2sb_demo.vhdl
1,8 → 1,8
--##############################################################################
-- ION MIPS-compatible CPU demo on Terasic DE-1 Cyclone-II starter board
--##############################################################################
-- This module is little more than a wrapper around the CPU and its memories.
-- Synthesize with 'balanced' optimization for best results.
-- This module is little more than a wrapper around the SoC.
-- Synthesize with 'speed' optimization for best results.
--------------------------------------------------------------------------------
-- NOTE: See note at bottom of file about optional use of PLL.
--##############################################################################
35,6 → 35,7
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use work.mips_pkg.all; -- Only needed if port debug_info is not OPEN
use work.obj_code_pkg.all;
 
-- FPGA i/o for Terasic DE-1 board
-- (Many of the board's i/o devices will go unused in this demo)
222,8 → 223,9
 
begin
 
mpu: entity work.mips_mpu
mpu: entity work.mips_soc
generic map (
OBJ_CODE => obj_code,
CLOCK_FREQ => CLOCK_FREQ,
SRAM_ADDR_SIZE => SRAM_ADDR_SIZE
)
264,8 → 266,8
begin
if clk'event and clk='1' then
if io_byte_we/="0000" and io_wr_addr(15 downto 12)=X"2" then
reg_display(15 downto 0) <= io_wr_data(15 downto 0);
--reg_display <= mpu_sram_address;
--reg_display(15 downto 0) <= io_wr_data(15 downto 0);
reg_display <= mpu_sram_address;
end if;
end if;
end process hex_display_register;
456,8 → 458,8
 
-- Show contents of debug register in hex display
display_data <=
reg_display(15 downto 0);-- when switches(0)='0' else
--reg_display(31 downto 16);
reg_display(15 downto 0) when switches(0)='0' else
reg_display(31 downto 16);
 
 
-- 7-segment encoders; the dev board displays are not multiplexed or encoded
/trunk/vhdl/tb/sim_params_pkg.vhdl
1,93 → 1,529
--------------------------------------------------------------------------------
-- File built automatically for project '<?>' by bin2hdl.py
-- obj_code_pkg.vhdl -- Application object code in vhdl constant string format.
--------------------------------------------------------------------------------
-- Stuff used in the simulation of external ROM (FLASH).
-- Built for project 'Hello World'.
--------------------------------------------------------------------------------
-- This file contains object code in the form of a VHDL byte table constant.
-- This constant can be used to initialize FPGA memories for synthesis or
-- simulation.
-- Note that the object code is stored as a plain byte table in byte address
-- order. This table knows nothing of data endianess and can be used to
-- initialize 32-, 16- or 8-bit-wide memory -- memory initialization functions
-- can be found in package mips_pkg.
--------------------------------------------------------------------------------
-- Copyright (C) 2012 Jose A. Ruiz
--
-- This package provides constants and types to be used when simulating an
-- external ROM (FLASH) connected to the MCU. It is only meant to be used
-- in the test bench.
--------------------------------------------------------------------------------
-- Copyright (C) 2011 Jose A. Ruiz
--
-- This source file may be used and distributed without
-- restriction provided that this copyright statement is not
-- removed from the file and that any derivative work contains
-- the original copyright notice and the associated disclaimer.
--
-- This source file is free software; you can redistribute it
-- and/or modify it under the terms of the GNU Lesser General
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-- useful, but WITHOUT ANY WARRANTY; without even the implied
-- warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR
-- PURPOSE. See the GNU Lesser General Public License for more
-- details.
--
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-- warranty of MERCHANTABILITY or FITNESS FOR A PARTICULAR
-- PURPOSE. See the GNU Lesser General Public License for more
-- details.
--
-- You should have received a copy of the GNU Lesser General
-- Public License along with this source; if not, download it
-- from http://www.opencores.org/lgpl.shtml
--------------------------------------------------------------------------------
 
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;
use work.mips_pkg.all;
 
package sim_params_pkg is
 
---- General simulation parameters ---------------------------------------------
-- Hardcoded simulation parameters ---------------------------------------------
 
-- Master clock period...
constant T : time := 20 ns;
-- ...and matching clock rate
-- FIXME define them once, use formula with clumsy VHDL type conversion
constant CLOCK_RATE : integer := 50000000;
-- Simulation clock rate
constant CLOCK_RATE : integer := 50e6;
-- Simulation clock period
constant T : time := (1.0e9/real(CLOCK_RATE)) * 1 ns;
 
-- Simulation length in clock cycles, should be long enough.
-- This is adjusted by trial and error for each code sample.
-- Other simulation parameters -------------------------------------------------
 
constant SIMULATION_LENGTH : integer := 90000;
constant LOG_TRIGGER_ADDRESS : t_word := X"bfc00000";
constant SRAM_SIZE : integer := 1024;
constant PROM_SIZE : integer := 0;
constant BRAM_SIZE : integer := 2048;
 
-- This is the address that will trigger logging when fetched from
constant LOG_TRIGGER_ADDRESS : t_word := X"BFC00000";
 
-- Memory initialization data --------------------------------------------------
 
---- Data for the simulation of external FLASH ---------------------------------
constant obj_code : t_obj_code(0 to 3678) := (
X"10", X"00", X"00", X"7c", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
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X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"00", X"00", X"00", X"00", X"00", X"00", X"00", X"00",
X"40", X"1a", X"68", X"00", X"00", X"1a", X"d0", X"82",
X"33", X"5a", X"00", X"1f", X"34", X"1b", X"00", X"08",
X"13", X"5b", X"00", X"09", X"23", X"7b", X"00", X"01",
X"13", X"5b", X"00", X"05", X"23", X"7b", X"00", X"01",
X"17", X"5b", X"00", X"07", X"00", X"00", X"00", X"00",
X"0b", X"f0", X"00", X"a2", X"00", X"00", X"00", X"00",
X"0b", X"f0", X"00", X"72", X"00", X"00", X"00", X"00",
X"0b", X"f0", X"00", X"72", X"00", X"00", X"00", X"00",
X"0b", X"f0", X"00", X"72", X"00", X"00", X"00", X"00",
X"40", X"1b", X"70", X"00", X"40", X"1a", X"68", X"00",
X"00", X"1a", X"d7", X"c2", X"33", X"5a", X"00", X"01",
X"17", X"40", X"00", X"03", X"23", X"7b", X"00", X"04",
X"03", X"60", X"00", X"08", X"00", X"00", X"00", X"00",
X"23", X"7b", X"00", X"04", X"03", X"60", X"00", X"08",
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X"3a", X"20", X"4a", X"75", X"6e", X"20", X"31", X"36",
X"20", X"32", X"30", X"31", X"32", X"20", X"2d", X"2d",
X"20", X"30", X"38", X"3a", X"34", X"31", X"3a", X"35",
X"38", X"0a", X"00", X"00", X"67", X"63", X"63", X"20",
X"76", X"65", X"72", X"73", X"69", X"6f", X"6e", X"3a",
X"20", X"20", X"34", X"2e", X"35", X"2e", X"32", X"0a",
X"00", X"00", X"00", X"00", X"0a", X"0a", X"48", X"65",
X"6c", X"6c", X"6f", X"20", X"57", X"6f", X"72", X"6c",
X"64", X"21", X"0a", X"0a", X"0a", X"00", X"00", X"00",
X"28", X"6e", X"75", X"6c", X"6c", X"29", X"00" );
 
-- Simulated FLASH table and address sizes...
constant PROM_SIZE : integer := 32;
constant PROM_ADDR_SIZE : integer := log2(PROM_SIZE);
-- ...and the type of the table that will hold the simulated data
subtype t_prom_address is std_logic_vector(PROM_ADDR_SIZE-1 downto 0);
type t_prom is array(0 to PROM_SIZE-1) of t_word;
constant sram_init : t_obj_code(0 to 0) := (others => X"00");
constant prom_init : t_obj_code(0 to 0) := (others => X"00");
 
-- This constant is where the simulated FLASH contents are defined.
constant PROM_DATA : t_prom := (
X"00000000",X"00000000",X"00000000",X"00000000",
X"00000000",X"00000000",X"00000000",X"00000000",
X"00000000",X"00000000",X"00000000",X"00000000",
X"00000000",X"00000000",X"00000000",X"00000000",
X"00000000",X"00000000",X"00000000",X"00000000",
X"00000000",X"00000000",X"00000000",X"00000000",
X"00000000",X"00000000",X"00000000",X"00000000",
X"00000000",X"00000000",X"00000000",X"00000000"
);
 
---- Data for the simulation of external 16-bit-wide SRAM ----------------------
 
-- Simulated external SRAM size in 32-bit words
constant SRAM_SIZE : integer := 1024;
 
-- External SRAM address length
-- Memory is 16 bits wide so we stick an extra address bit
constant SRAM_ADDR_SIZE : integer := log2(SRAM_SIZE)+1;
 
-- This is a 16-bit SRAM split in 2 byte slices; so each slice will have two
-- bytes for each word of SRAM_SIZE
-- FIXME in simulation we can use a simpler 16-bit-wide table
type t_sram is array(0 to SRAM_SIZE*2-1) of std_logic_vector(7 downto 0);
 
end package;
end package sim_params_pkg;
/trunk/vhdl/tb/mips_tb.vhdl
5,6 → 5,33
-- 16-bit bus, plus an optional 8-bit static ROM. This setup is more or less
-- that of develoment board DE-1 from Terasic.
--------------------------------------------------------------------------------
-- Simulated I/O
-- Apart from the io devices within the SoC module, this test bench simulates
-- the following ports:
--
-- 20010000: HW IRQ 0 countdown register (R/o).
-- 20010004: HW IRQ 1 countdown register (R/o).
-- 20010008: HW IRQ 2 countdown register (R/o).
-- 2001000c: HW IRQ 3 countdown register (R/o).
-- 20010010: HW IRQ 4 countdown register (R/o).
-- 20010014: HW IRQ 5 countdown register (R/o).
-- 20010018: HW IRQ 6 countdown register (R/o).
-- 2001001c: HW IRQ 7 countdown register (R/o).
-- 20010020: Debug register 0 (R/W).
-- 20010024: Debug register 1 (R/W).
-- 20010028: Debug register 2 (R/W).
-- 2001002c: Debug register 3 (R/W).
--
-- NOTE: these addresses are for write accesses only. for read accesses, the
-- debug registers 0..3 are mirrored over all the io address range 2001xxxxh.
--
-- Writing N to an IRQ X countdown register will trigger hardware interrupt X
-- N clock cycles later. The interrupt line will be asserted for 1 clock cycle.
--
-- The debug registers 0 to 3 can only be used to test 32-bit i/o.
-- All of these registers can only be addressed as 32-bit words. Any other type
-- of access will yield undefined results.
--------------------------------------------------------------------------------
-- Console logging:
--
-- Console output (at addresses compatible to Plasma's) is logged to text file
27,11 → 54,12
use ieee.std_logic_unsigned.all;
use std.textio.all;
 
use work.txt_util.all;
use work.mips_pkg.all;
use work.mips_tb_pkg.all;
use work.sim_params_pkg.all;
use work.txt_util.all;
 
 
entity mips_tb is
end;
 
38,35 → 66,37
 
architecture testbench of mips_tb is
 
-- NOTE: simulation parameters are defined in sim_params_pkg
-- External 16-bit SRAM and interface signals ----------------------------------
 
-- External SRAM address length -- these are 16-bit word addresses.
constant SRAM_ADDR_SIZE : integer := log2(SRAM_SIZE);
 
-- External SRAM and interface signals -----------------------------------------
 
-- Static 16-bit wide RAM modelled as two separate byte-wide arrays foer easy
-- simulation of byte enables.
-- Static 16-bit wide RAM.
-- Using shared variables for big memory arrays speeds up simulation a lot;
-- see Modelsim 6.3 User Manual, section on 'Modelling Memory'.
-- WARNING: I have only tested this construct with Modelsim SE 6.3.
shared variable sram1 : t_sram := ( others => X"00");
shared variable sram0 : t_sram := ( others => X"00");
shared variable sram : t_hword_table(0 to SRAM_SIZE-1) := objcode_to_htable(SRAM_INIT, SRAM_SIZE);
 
 
signal sram_chip_addr : std_logic_vector(SRAM_ADDR_SIZE downto 1);
signal sram_output : std_logic_vector(15 downto 0);
signal sram_output : t_halfword;
 
 
-- PROM table and interface signals --------------------------------------------
 
constant PROM_ADDR_SIZE : integer := log2(PROM_SIZE);
subtype t_prom_address is std_logic_vector(PROM_ADDR_SIZE-1 downto 0);
 
-- We'll simulate a 16-bit-wide static PROM (e.g. a Flash) with some serious
-- cycle time (70 or 90 ns).
-- FIXME FLASH read cycle time not modelled yet.
signal prom_rd_addr : t_prom_address;
signal prom_output : std_logic_vector(7 downto 0);
signal prom_output : t_byte;
signal prom_oe_n : std_logic;
 
-- 8-bit wide FLASH modelled as read only block.
-- We don't simulate the actual FLASH chip: no FLASH writes, control regs, etc.
shared variable prom : t_prom := ( PROM_DATA );
shared variable prom : t_byte_table(0 to PROM_SIZE-1) := objcode_to_btable(PROM_INIT, PROM_SIZE);
 
 
-- I/O devices -----------------------------------------------------------------
84,9 → 114,9
signal done : std_logic := '0';
 
-- interface to asynchronous 16-bit-wide external SRAM
signal mpu_sram_address : t_word;
signal mpu_sram_data_rd : std_logic_vector(15 downto 0);
signal mpu_sram_data_wr : std_logic_vector(15 downto 0);
signal mpu_sram_address : std_logic_vector(31 downto 0);
signal mpu_sram_data_rd : t_halfword;
signal mpu_sram_data_wr : t_halfword;
signal mpu_sram_byte_we_n : std_logic_vector(1 downto 0);
signal mpu_sram_oe_n : std_logic;
 
136,8 → 166,10
begin
 
-- UUT instantiation -------------------------------------------------------
mpu: entity work.mips_mpu
mpu: entity work.mips_soc
generic map (
BOOT_BRAM_SIZE => bram_size,
OBJ_CODE => obj_code,
CLOCK_FREQ => 50000000,
SRAM_ADDR_SIZE => 32
)
215,8 → 247,7
 
-- FIXME should add some verification of /WE
sram_output <=
sram1(conv_integer(unsigned(sram_chip_addr))) &
sram0(conv_integer(unsigned(sram_chip_addr))) when mpu_sram_oe_n='0'
sram(conv_integer(unsigned(sram_chip_addr))) when mpu_sram_oe_n='0'
else (others => 'Z');
 
simulated_sram_write:
226,10 → 257,10
-- FIXME should add OE\ to write control logic
if mpu_sram_byte_we_n'event or mpu_sram_address'event then
if mpu_sram_byte_we_n(1)='0' then
sram1(conv_integer(unsigned(sram_chip_addr))) := mpu_sram_data_wr(15 downto 8);
sram(conv_integer(unsigned(sram_chip_addr)))(15 downto 8) := mpu_sram_data_wr(15 downto 8);
end if;
if mpu_sram_byte_we_n(0)='0' then
sram0(conv_integer(unsigned(sram_chip_addr))) := mpu_sram_data_wr( 7 downto 0);
sram(conv_integer(unsigned(sram_chip_addr)))( 7 downto 0) := mpu_sram_data_wr( 7 downto 0);
end if;
end if;
end process simulated_sram_write;
238,20 → 269,25
-- Do a very basic simulation of an external PROM (FLASH) ------------------
-- (wired to the same bus as the sram and both are static).
prom_rd_addr <= mpu_sram_address(PROM_ADDR_SIZE+1 downto 2);
prom_rd_addr <= mpu_sram_address(PROM_ADDR_SIZE-1 downto 0);
prom_oe_n <= mpu_sram_oe_n;
 
simulated_flash:
if PROM_SIZE > 0 generate
prom_output <=
prom(conv_integer(unsigned(prom_rd_addr))) when prom_oe_n='0' else
(others => 'Z');
end generate;
 
unused_flash:
if PROM_SIZE <= 0 generate
prom_output <= (others => 'Z');
end generate;
prom_output <=
prom(conv_integer(unsigned(prom_rd_addr)))(31 downto 24) when prom_oe_n='0' and mpu_sram_address(1 downto 0)="00" else
prom(conv_integer(unsigned(prom_rd_addr)))(23 downto 16) when prom_oe_n='0' and mpu_sram_address(1 downto 0)="01" else
prom(conv_integer(unsigned(prom_rd_addr)))(15 downto 8) when prom_oe_n='0' and mpu_sram_address(1 downto 0)="10" else
prom(conv_integer(unsigned(prom_rd_addr)))( 7 downto 0) when prom_oe_n='0' and mpu_sram_address(1 downto 0)="11" else
(others => 'Z');
 
-- Simulate dummy I/O traffic external to the MCU --------------------------
-- the only IO present is the test interrupt trigger registers
-- The only IO present is the test interrupt trigger registers and the
-- debug register block.
simulated_io:
process(clk)
variable i : integer;
260,13 → 296,15
if clk'event and clk='1' then
if io_byte_we /= "0000" then
if io_wr_addr(31 downto 16)=X"2001" then
-- IRQ trigger register block (write only)
irq_trigger_load <= '1';
irq_trigger_data <= io_wr_data;
irq_trigger_addr <= io_wr_addr(4 downto 2);
elsif io_wr_addr(31 downto 12)=X"2000f" then
-- Debug register block (read/write)
debug_reg_block(conv_integer(unsigned(io_wr_addr(3 downto 2)))) <= io_wr_data;
if io_wr_addr(5)='0' then
-- IRQ trigger register block (write only)
irq_trigger_load <= '1';
irq_trigger_data <= io_wr_data;
irq_trigger_addr <= io_wr_addr(4 downto 2);
else
-- Debug register block (read/write)
debug_reg_block(conv_integer(unsigned(io_wr_addr(3 downto 2)))) <= io_wr_data;
end if;
else
irq_trigger_load <= '0';
end if;
277,7 → 315,9
end process simulated_io;
-- The only readable i/o is the debug reg block. We simulate an asynchronous
-- read port (a mux).
-- read port (a mux).
-- For read accesses, this register block is mirrored all over the io
--- address space 2001xxxxh.
io_rd_data <= debug_reg_block(conv_integer(unsigned(io_rd_addr(3 downto 2))));
-- Simulate IRQs -----------------------------------------------------------
/trunk/vhdl/tb/mips_tb_pkg.vhdl
53,9 → 53,9
-- truncated.
constant CONSOLE_LOG_LINE_SIZE : integer := 1024*4;
 
 
type t_pc_queue is array(0 to 3) of t_word;
 
 
type t_log_info is record
rbank : t_rbank;
prev_rbank : t_rbank;
414,16 → 414,16
init_signal_spy("/"&mcu_entity&"/"&cpu_name&"/p2_data_word_rd", signal_name&".word_loaded", 0);
init_signal_spy("/"&mcu_entity&"/"&cpu_name&"/data_addr", signal_name&".present_data_rd_addr", 0);
init_signal_spy("/"&mcu_entity&"/"&cpu_name&"/p1_exception", signal_name&".exception", 0);
init_signal_spy("/"&mcu_entity&"/uart_write", signal_name&".uart_tx", 0);
init_signal_spy("/"&mcu_entity&"/uart/load_tx_reg", signal_name&".uart_tx", 0);
init_signal_spy("/"&mcu_entity&"/mpu_io_wr_data", signal_name&".io_wr_data", 0);
-- We force both 'rdy' uart outputs to speed up the simulation (since the
-- UART operation is not simulated, just logged).
signal_force("/"&mcu_entity&"/uart_tx_rdy", "1", 0 ms, freeze, -1 ms, 0);
signal_force("/"&mcu_entity&"/uart_rx_rdy", "1", 0 ms, freeze, -1 ms, 0);
signal_force("/"&mcu_entity&"/uart/rx_rdy_flag", "1", 0 ms, freeze, -1 ms, 0);
signal_force("/"&mcu_entity&"/uart/tx_busy", "0", 0 ms, freeze, -1 ms, 0);
-- And we force the UART RX data to a predictable value until we implement
-- UART RX simulation, eventually.
signal_force("/"&mcu_entity&"/uart_data_rx", "00000000", 0 ms, freeze, -1 ms, 0);
signal_force("/"&mcu_entity&"/uart/rx_buffer", "00000000", 0 ms, freeze, -1 ms, 0);
while done='0' loop
wait until clk'event and clk='1';

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