OpenCores
URL https://opencores.org/ocsvn/marca/marca/trunk

Subversion Repositories marca

Compare Revisions

  • This comparison shows the changes necessary to convert path 
    /marca/tags/INITIAL/quartus
    from Rev 3 to Rev 8
    ↔ Reverse comparison
  •

Rev 3 → Rev 8

/marca.pin
0,0 → 1,299
-- Copyright (C) 1991-2006 Altera Corporation
-- Your use of Altera Corporation's design tools, logic functions
-- and other software and tools, and its AMPP partner logic
-- functions, and any output files any of the foregoing
-- (including device programming or simulation files), and any
-- associated documentation or information are expressly subject
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-- Subscription Agreement, Altera MegaCore Function License
-- Agreement, or other applicable license agreement, including,
-- without limitation, that your use is for the sole purpose of
-- programming logic devices manufactured by Altera and sold by
-- Altera or its authorized distributors. Please refer to the
-- applicable agreement for further details.
--
-- This is a Quartus II output file. It is for reporting purposes only, and is
-- not intended for use as a Quartus II input file. This file cannot be used
-- to make Quartus II pin assignments - for instructions on how to make pin
-- assignments, please see Quartus II help.
---------------------------------------------------------------------------------
 
 
 
---------------------------------------------------------------------------------
-- NC : No Connect. This pin has no internal connection to the device.
-- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.5V).
-- VCCIO : Dedicated power pin, which MUST be connected to VCC
-- of its bank.
-- Bank 1: 3.3V
-- Bank 2: 3.3V
-- Bank 3: 3.3V
-- Bank 4: 3.3V
-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.
-- It can also be used to report unused dedicated pins. The connection
-- on the board for unused dedicated pins depends on whether this will
-- be used in a future design. One example is device migration. When
-- using device migration, refer to the device pin-tables. If it is a
-- GND pin in the pin table or if it will not be used in a future design
-- for another purpose the it MUST be connected to GND. If it is an unused
-- dedicated pin, then it can be connected to a valid signal on the board
-- (low, high, or toggling) if that signal is required for a different
-- revision of the design.
-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.
-- This pin should be connected to GND. It may also be connected to a
-- valid signal on the board (low, high, or toggling) if that signal
-- is required for a different revision of the design.
-- GND* : Unused I/O pin. This pin can either be left unconnected or
-- connected to GND. Connecting this pin to GND will improve the
-- device's immunity to noise.
-- RESERVED : Unused I/O pin, which MUST be left unconnected.
-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.
-- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor.
-- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry.
---------------------------------------------------------------------------------
 
Quartus II Version 6.0 Build 202 06/20/2006 Service Pack 1 SJ Web Edition
CHIP "marca" ASSIGNED TO AN: EP1C12Q240C8
 
Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment
-------------------------------------------------------------------------------------------------------------
RESERVED_INPUT : 1 : : : : 1 :
RESERVED_INPUT : 2 : : : : 1 :
RESERVED_INPUT : 3 : : : : 1 :
RESERVED_INPUT : 4 : : : : 1 :
RESERVED_INPUT : 5 : : : : 1 :
RESERVED_INPUT : 6 : : : : 1 :
RESERVED_INPUT : 7 : : : : 1 :
RESERVED_INPUT : 8 : : : : 1 :
VCCIO1 : 9 : power : : 3.3V : 1 :
GND : 10 : gnd : : : :
RESERVED_INPUT : 11 : : : : 1 :
RESERVED_INPUT : 12 : : : : 1 :
RESERVED_INPUT : 13 : : : : 1 :
RESERVED_INPUT : 14 : : : : 1 :
RESERVED_INPUT : 15 : : : : 1 :
RESERVED_INPUT : 16 : : : : 1 :
RESERVED_INPUT : 17 : : : : 1 :
RESERVED_INPUT : 18 : : : : 1 :
RESERVED_INPUT : 19 : : : : 1 :
RESERVED_INPUT : 20 : : : : 1 :
RESERVED_INPUT : 21 : : : : 1 :
VCCIO1 : 22 : power : : 3.3V : 1 :
RESERVED_INPUT : 23 : : : : 1 :
~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP : 24 : input : LVCMOS : : 1 : N
DATA0 : 25 : input : : : 1 :
nCONFIG : 26 : : : : 1 :
VCCA_PLL1 : 27 : power : : 1.5V : :
ext_in[1] : 28 : input : LVCMOS : : 1 : Y
GND+ : 29 : : : : 1 :
GNDA_PLL1 : 30 : gnd : : : :
GNDG_PLL1 : 31 : gnd : : : :
nCEO : 32 : : : : 1 :
nCE : 33 : : : : 1 :
MSEL0 : 34 : : : : 1 :
MSEL1 : 35 : : : : 1 :
DCLK : 36 : bidir : : : 1 :
~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP : 37 : input : LVCMOS : : 1 : N
RESERVED_INPUT : 38 : : : : 1 :
RESERVED_INPUT : 39 : : : : 1 :
GND : 40 : gnd : : : :
RESERVED_INPUT : 41 : : : : 1 :
ext_reset : 42 : input : LVCMOS : : 1 : Y
RESERVED_INPUT : 43 : : : : 1 :
RESERVED_INPUT : 44 : : : : 1 :
RESERVED_INPUT : 45 : : : : 1 :
RESERVED_INPUT : 46 : : : : 1 :
RESERVED_INPUT : 47 : : : : 1 :
RESERVED_INPUT : 48 : : : : 1 :
RESERVED_INPUT : 49 : : : : 1 :
RESERVED_INPUT : 50 : : : : 1 :
VCCIO1 : 51 : power : : 3.3V : 1 :
GND : 52 : gnd : : : :
RESERVED_INPUT : 53 : : : : 1 :
RESERVED_INPUT : 54 : : : : 1 :
RESERVED_INPUT : 55 : : : : 1 :
RESERVED_INPUT : 56 : : : : 1 :
RESERVED_INPUT : 57 : : : : 1 :
RESERVED_INPUT : 58 : : : : 1 :
RESERVED_INPUT : 59 : : : : 1 :
RESERVED_INPUT : 60 : : : : 1 :
RESERVED_INPUT : 61 : : : : 4 :
RESERVED_INPUT : 62 : : : : 4 :
RESERVED_INPUT : 63 : : : : 4 :
RESERVED_INPUT : 64 : : : : 4 :
RESERVED_INPUT : 65 : : : : 4 :
RESERVED_INPUT : 66 : : : : 4 :
RESERVED_INPUT : 67 : : : : 4 :
RESERVED_INPUT : 68 : : : : 4 :
GND : 69 : gnd : : : :
VCCIO4 : 70 : power : : 3.3V : 4 :
GND : 71 : gnd : : : :
VCCINT : 72 : power : : 1.5V : :
RESERVED_INPUT : 73 : : : : 4 :
RESERVED_INPUT : 74 : : : : 4 :
RESERVED_INPUT : 75 : : : : 4 :
RESERVED_INPUT : 76 : : : : 4 :
RESERVED_INPUT : 77 : : : : 4 :
RESERVED_INPUT : 78 : : : : 4 :
RESERVED_INPUT : 79 : : : : 4 :
GND : 80 : gnd : : : :
VCCINT : 81 : power : : 1.5V : :
RESERVED_INPUT : 82 : : : : 4 :
RESERVED_INPUT : 83 : : : : 4 :
RESERVED_INPUT : 84 : : : : 4 :
RESERVED_INPUT : 85 : : : : 4 :
RESERVED_INPUT : 86 : : : : 4 :
RESERVED_INPUT : 87 : : : : 4 :
RESERVED_INPUT : 88 : : : : 4 :
GND : 89 : gnd : : : :
VCCINT : 90 : power : : 1.5V : :
GND : 91 : gnd : : : :
VCCIO4 : 92 : power : : 3.3V : 4 :
RESERVED_INPUT : 93 : : : : 4 :
RESERVED_INPUT : 94 : : : : 4 :
RESERVED_INPUT : 95 : : : : 4 :
GND : 96 : gnd : : : :
VCCINT : 97 : power : : 1.5V : :
RESERVED_INPUT : 98 : : : : 4 :
RESERVED_INPUT : 99 : : : : 4 :
RESERVED_INPUT : 100 : : : : 4 :
RESERVED_INPUT : 101 : : : : 4 :
GND : 102 : gnd : : : :
VCCINT : 103 : power : : 1.5V : :
RESERVED_INPUT : 104 : : : : 4 :
RESERVED_INPUT : 105 : : : : 4 :
RESERVED_INPUT : 106 : : : : 4 :
RESERVED_INPUT : 107 : : : : 4 :
RESERVED_INPUT : 108 : : : : 4 :
GND : 109 : gnd : : : :
VCCINT : 110 : power : : 1.5V : :
GND : 111 : gnd : : : :
VCCIO4 : 112 : power : : 3.3V : 4 :
RESERVED_INPUT : 113 : : : : 4 :
RESERVED_INPUT : 114 : : : : 4 :
RESERVED_INPUT : 115 : : : : 4 :
RESERVED_INPUT : 116 : : : : 4 :
RESERVED_INPUT : 117 : : : : 4 :
RESERVED_INPUT : 118 : : : : 4 :
RESERVED_INPUT : 119 : : : : 4 :
RESERVED_INPUT : 120 : : : : 4 :
RESERVED_INPUT : 121 : : : : 3 :
RESERVED_INPUT : 122 : : : : 3 :
RESERVED_INPUT : 123 : : : : 3 :
RESERVED_INPUT : 124 : : : : 3 :
RESERVED_INPUT : 125 : : : : 3 :
RESERVED_INPUT : 126 : : : : 3 :
RESERVED_INPUT : 127 : : : : 3 :
RESERVED_INPUT : 128 : : : : 3 :
GND : 129 : gnd : : : :
VCCIO3 : 130 : power : : 3.3V : 3 :
RESERVED_INPUT : 131 : : : : 3 :
RESERVED_INPUT : 132 : : : : 3 :
RESERVED_INPUT : 133 : : : : 3 :
RESERVED_INPUT : 134 : : : : 3 :
RESERVED_INPUT : 135 : : : : 3 :
RESERVED_INPUT : 136 : : : : 3 :
RESERVED_INPUT : 137 : : : : 3 :
RESERVED_INPUT : 138 : : : : 3 :
RESERVED_INPUT : 139 : : : : 3 :
RESERVED_INPUT : 140 : : : : 3 :
RESERVED_INPUT : 141 : : : : 3 :
GND : 142 : gnd : : : :
RESERVED_INPUT : 143 : : : : 3 :
RESERVED_INPUT : 144 : : : : 3 :
CONF_DONE : 145 : : : : 3 :
nSTATUS : 146 : : : : 3 :
TCK : 147 : input : : : 3 :
TMS : 148 : input : : : 3 :
TDO : 149 : output : : : 3 :
GNDG_PLL2 : 150 : gnd : : : :
GNDA_PLL2 : 151 : gnd : : : :
clock : 152 : input : LVCMOS : : 3 : Y
ext_in[0] : 153 : input : LVCMOS : : 3 : Y
VCCA_PLL2 : 154 : power : : 1.5V : :
TDI : 155 : input : : : 3 :
RESERVED_INPUT : 156 : : : : 3 :
VCCIO3 : 157 : power : : 3.3V : 3 :
RESERVED_INPUT : 158 : : : : 3 :
RESERVED_INPUT : 159 : : : : 3 :
RESERVED_INPUT : 160 : : : : 3 :
RESERVED_INPUT : 161 : : : : 3 :
RESERVED_INPUT : 162 : : : : 3 :
RESERVED_INPUT : 163 : : : : 3 :
RESERVED_INPUT : 164 : : : : 3 :
RESERVED_INPUT : 165 : : : : 3 :
RESERVED_INPUT : 166 : : : : 3 :
RESERVED_INPUT : 167 : : : : 3 :
RESERVED_INPUT : 168 : : : : 3 :
RESERVED_INPUT : 169 : : : : 3 :
RESERVED_INPUT : 170 : : : : 3 :
GND : 171 : gnd : : : :
VCCIO3 : 172 : power : : 3.3V : 3 :
RESERVED_INPUT : 173 : : : : 3 :
RESERVED_INPUT : 174 : : : : 3 :
RESERVED_INPUT : 175 : : : : 3 :
RESERVED_INPUT : 176 : : : : 3 :
ext_out[1] : 177 : output : LVCMOS : : 3 : Y
ext_out[0] : 178 : output : LVCMOS : : 3 : Y
RESERVED_INPUT : 179 : : : : 3 :
RESERVED_INPUT : 180 : : : : 3 :
RESERVED_INPUT : 181 : : : : 2 :
RESERVED_INPUT : 182 : : : : 2 :
RESERVED_INPUT : 183 : : : : 2 :
RESERVED_INPUT : 184 : : : : 2 :
RESERVED_INPUT : 185 : : : : 2 :
RESERVED_INPUT : 186 : : : : 2 :
RESERVED_INPUT : 187 : : : : 2 :
RESERVED_INPUT : 188 : : : : 2 :
VCCIO2 : 189 : power : : 3.3V : 2 :
GND : 190 : gnd : : : :
VCCINT : 191 : power : : 1.5V : :
GND : 192 : gnd : : : :
RESERVED_INPUT : 193 : : : : 2 :
RESERVED_INPUT : 194 : : : : 2 :
RESERVED_INPUT : 195 : : : : 2 :
RESERVED_INPUT : 196 : : : : 2 :
RESERVED_INPUT : 197 : : : : 2 :
VCCINT : 198 : power : : 1.5V : :
GND : 199 : gnd : : : :
RESERVED_INPUT : 200 : : : : 2 :
RESERVED_INPUT : 201 : : : : 2 :
RESERVED_INPUT : 202 : : : : 2 :
RESERVED_INPUT : 203 : : : : 2 :
VCCINT : 204 : power : : 1.5V : :
GND : 205 : gnd : : : :
RESERVED_INPUT : 206 : : : : 2 :
RESERVED_INPUT : 207 : : : : 2 :
RESERVED_INPUT : 208 : : : : 2 :
VCCIO2 : 209 : power : : 3.3V : 2 :
GND : 210 : gnd : : : :
VCCINT : 211 : power : : 1.5V : :
GND : 212 : gnd : : : :
RESERVED_INPUT : 213 : : : : 2 :
RESERVED_INPUT : 214 : : : : 2 :
RESERVED_INPUT : 215 : : : : 2 :
RESERVED_INPUT : 216 : : : : 2 :
RESERVED_INPUT : 217 : : : : 2 :
RESERVED_INPUT : 218 : : : : 2 :
RESERVED_INPUT : 219 : : : : 2 :
VCCINT : 220 : power : : 1.5V : :
GND : 221 : gnd : : : :
RESERVED_INPUT : 222 : : : : 2 :
RESERVED_INPUT : 223 : : : : 2 :
RESERVED_INPUT : 224 : : : : 2 :
RESERVED_INPUT : 225 : : : : 2 :
RESERVED_INPUT : 226 : : : : 2 :
RESERVED_INPUT : 227 : : : : 2 :
RESERVED_INPUT : 228 : : : : 2 :
VCCINT : 229 : power : : 1.5V : :
GND : 230 : gnd : : : :
VCCIO2 : 231 : power : : 3.3V : 2 :
GND : 232 : gnd : : : :
RESERVED_INPUT : 233 : : : : 2 :
RESERVED_INPUT : 234 : : : : 2 :
RESERVED_INPUT : 235 : : : : 2 :
RESERVED_INPUT : 236 : : : : 2 :
RESERVED_INPUT : 237 : : : : 2 :
RESERVED_INPUT : 238 : : : : 2 :
RESERVED_INPUT : 239 : : : : 2 :
RESERVED_INPUT : 240 : : : : 2 :
/marca.qpf
0,0 → 1,24
# Copyright (C) 1991-2006 Altera Corporation
# Your use of Altera Corporation's design tools, logic functions
# and other software and tools, and its AMPP partner logic
# functions, and any output files any of the foregoing
# (including device programming or simulation files), and any
# associated documentation or information are expressly subject
# to the terms and conditions of the Altera Program License
# Subscription Agreement, Altera MegaCore Function License
# Agreement, or other applicable license agreement, including,
# without limitation, that your use is for the sole purpose of
# programming logic devices manufactured by Altera and sold by
# Altera or its authorized distributors. Please refer to the
# applicable agreement for further details.
 
 
 
QUARTUS_VERSION = "6.0"
DATE = "03:27:58 February 02, 2007"
 
 
# Revisions
 
PROJECT_REVISION = "marca"
PROJECT_REVISION = "speed"
/marca.qsf
0,0 → 1,166
# Copyright (C) 1991-2006 Altera Corporation
# Your use of Altera Corporation's design tools, logic functions
# and other software and tools, and its AMPP partner logic
# functions, and any output files any of the foregoing
# (including device programming or simulation files), and any
# associated documentation or information are expressly subject
# to the terms and conditions of the Altera Program License
# Subscription Agreement, Altera MegaCore Function License
# Agreement, or other applicable license agreement, including,
# without limitation, that your use is for the sole purpose of
# programming logic devices manufactured by Altera and sold by
# Altera or its authorized distributors. Please refer to the
# applicable agreement for further details.
 
 
# The default values for assignments are stored in the file
# marca_assignment_defaults.qdf
# If this file doesn't exist, and for assignments not listed, see file
# assignment_defaults.qdf
 
# Altera recommends that you do not modify this file. This
# file is updated automatically by the Quartus II software
# and any changes you make may be lost or overwritten.
 
 
 
# Project-Wide Assignments
# ========================
set_global_assignment -name ORIGINAL_QUARTUS_VERSION "6.0 SP1"
set_global_assignment -name PROJECT_CREATION_TIME_DATE "17:01:50 OCTOBER 25, 2006"
set_global_assignment -name LAST_QUARTUS_VERSION "6.0 SP1"
set_global_assignment -name SMART_RECOMPILE ON
 
# Analysis & Synthesis Assignments
# ================================
set_global_assignment -name FAMILY Cyclone
set_global_assignment -name TOP_LEVEL_ENTITY marca
set_global_assignment -name STRATIXII_OPTIMIZATION_TECHNIQUE AREA
set_global_assignment -name CYCLONE_OPTIMIZATION_TECHNIQUE AREA
set_global_assignment -name STRATIX_OPTIMIZATION_TECHNIQUE AREA
set_global_assignment -name MAXII_OPTIMIZATION_TECHNIQUE AREA
set_global_assignment -name APEX20K_OPTIMIZATION_TECHNIQUE AREA
set_global_assignment -name MERCURY_OPTIMIZATION_TECHNIQUE AREA
set_global_assignment -name FLEX10K_OPTIMIZATION_TECHNIQUE AREA
set_global_assignment -name IGNORE_LCELL_BUFFERS ON
set_global_assignment -name ADV_NETLIST_OPT_SYNTH_WYSIWYG_REMAP ON
set_global_assignment -name ADV_NETLIST_OPT_SYNTH_GATE_RETIME ON
set_global_assignment -name MUX_RESTRUCTURE ON
 
# Fitter Assignments
# ==================
set_global_assignment -name DEVICE EP1C12Q240C8
set_global_assignment -name FITTER_EFFORT "AUTO FIT"
set_global_assignment -name RESERVE_ALL_UNUSED_PINS "AS INPUT TRI-STATED"
set_global_assignment -name RESERVE_ASDO_AFTER_CONFIGURATION "AS INPUT TRI-STATED"
set_global_assignment -name PHYSICAL_SYNTHESIS_COMBO_LOGIC ON
set_global_assignment -name PHYSICAL_SYNTHESIS_REGISTER_DUPLICATION ON
set_global_assignment -name PHYSICAL_SYNTHESIS_REGISTER_RETIMING ON
set_global_assignment -name ROUTER_TIMING_OPTIMIZATION_LEVEL MAXIMUM
set_global_assignment -name STRATIX_DEVICE_IO_STANDARD LVCMOS
 
# Assembler Assignments
# =====================
set_global_assignment -name RESERVE_ALL_UNUSED_PINS_NO_OUTPUT_GND "AS INPUT TRI-STATED"
 
# Simulator Assignments
# =====================
set_global_assignment -name VECTOR_INPUT_SOURCE "z:\\mnt\\wolfgang\\marca\\sim\\sim1.vwf"
set_global_assignment -name SETUP_HOLD_DETECTION ON
set_global_assignment -name SIMULATION_VDB_RESULT_FLUSH OFF
 
# -------------------
# start ENTITY(marca)
 
# end ENTITY(marca)
# -----------------
set_global_assignment -name PHYSICAL_SYNTHESIS_EFFORT FAST
set_global_assignment -name FMAX_REQUIREMENT "20 MHz"
set_global_assignment -name STATE_MACHINE_PROCESSING "ONE-HOT"
set_global_assignment -name REMOVE_REDUNDANT_LOGIC_CELLS ON
set_global_assignment -name ALLOW_ANY_SHIFT_REGISTER_SIZE_FOR_RECOGNITION ON
set_global_assignment -name ENABLE_DRC_SETTINGS ON
set_global_assignment -name ENABLE_CLOCK_LATENCY ON
set_global_assignment -name ENABLE_RECOVERY_REMOVAL_ANALYSIS ON
set_global_assignment -name FMAX_REQUIREMENT "20 MHz" -section_id dspio_clock
set_global_assignment -name SIMULATION_MODE TIMING
set_global_assignment -name EDA_SIMULATION_TOOL "<None>"
set_global_assignment -name EDA_INCLUDE_VHDL_CONFIGURATION_DECLARATION OFF -section_id eda_simulation
set_global_assignment -name EDA_OUTPUT_DATA_FORMAT NONE -section_id eda_simulation
set_global_assignment -name OPTIMIZE_HOLD_TIMING "ALL PATHS"
set_global_assignment -name GLITCH_DETECTION OFF
set_global_assignment -name AUTO_RESOURCE_SHARING ON
set_global_assignment -name REMOVE_DUPLICATE_REGISTERS ON
set_global_assignment -name REMOVE_DUPLICATE_LOGIC ON
set_global_assignment -name ALLOW_ANY_ROM_SIZE_FOR_RECOGNITION ON
set_global_assignment -name ALLOW_ANY_RAM_SIZE_FOR_RECOGNITION ON
set_global_assignment -name IGNORE_CARRY_BUFFERS ON
set_global_assignment -name IGNORE_CASCADE_BUFFERS ON
set_global_assignment -name AUTO_RAM_RECOGNITION ON
set_global_assignment -name AUTO_SHIFT_REGISTER_RECOGNITION ON
set_global_assignment -name AUTO_PACKED_REGISTERS_CYCLONE "MINIMIZE AREA WITH CHAINS"
set_global_assignment -name FITTER_AGGRESSIVE_ROUTABILITY_OPTIMIZATION ALWAYS
set_global_assignment -name OPTIMIZE_TIMING OFF
set_global_assignment -name OPTIMIZE_FAST_CORNER_TIMING ON
set_global_assignment -name DO_COMBINED_ANALYSIS ON
set_global_assignment -name PHYSICAL_SYNTHESIS_ASYNCHRONOUS_SIGNAL_PIPELINING ON
set_global_assignment -name SAVE_DISK_SPACE OFF
set_global_assignment -name OPTIMIZE_POWER_DURING_SYNTHESIS "EXTRA EFFORT"
set_global_assignment -name CYCLONEII_OPTIMIZATION_TECHNIQUE AREA
set_global_assignment -name MAX7000_OPTIMIZATION_TECHNIQUE AREA
set_global_assignment -name VHDL_INPUT_VERSION VHDL93
set_global_assignment -name VHDL_SHOW_LMF_MAPPING_MESSAGES OFF
set_global_assignment -name GENERATE_RBF_FILE ON
set_global_assignment -name ON_CHIP_BITSTREAM_DECOMPRESSION OFF
set_location_assignment PIN_152 -to clock
set_location_assignment PIN_153 -to ext_in[0]
set_location_assignment PIN_28 -to ext_in[1]
set_location_assignment PIN_178 -to ext_out[0]
set_location_assignment PIN_177 -to ext_out[1]
set_location_assignment PIN_42 -to ext_reset
set_global_assignment -name FINAL_PLACEMENT_OPTIMIZATION AUTOMATICALLY
set_global_assignment -name ROUTER_LCELL_INSERTION_AND_LOGIC_DUPLICATION OFF
set_global_assignment -name ROUTER_REGISTER_DUPLICATION OFF
set_global_assignment -name PLACEMENT_EFFORT_MULTIPLIER 4.0
set_global_assignment -name ROUTER_EFFORT_MULTIPLIER 1.0
set_global_assignment -name SIMULATOR_GENERATE_SIGNAL_ACTIVITY_FILE ON
set_global_assignment -name SIMULATOR_SIGNAL_ACTIVITY_FILE_OUTPUT_DESTINATION marca.saf
set_global_assignment -name POWER_USE_INPUT_FILES ON
set_global_assignment -name POWER_INPUT_FILE_NAME marca.saf -section_id marca.saf
set_global_assignment -name POWER_INPUT_FILE_TYPE SAF -section_id marca.saf
set_instance_assignment -name POWER_READ_INPUT_FILE marca.saf -to marca
set_global_assignment -name VHDL_FILE ../vhdl/marca_pkg.vhd
set_global_assignment -name VHDL_FILE ../vhdl/sc_pkg.vhd
set_global_assignment -name VHDL_FILE ../vhdl/code_memory.vhd
set_global_assignment -name VHDL_FILE ../vhdl/fetch_ent.vhd
set_global_assignment -name VHDL_FILE ../vhdl/fetch.vhd
set_global_assignment -name VHDL_FILE ../vhdl/regfile_ent.vhd
set_global_assignment -name VHDL_FILE ../vhdl/regfile.vhd
set_global_assignment -name VHDL_FILE ../vhdl/decode_ent.vhd
set_global_assignment -name VHDL_FILE ../vhdl/decode.vhd
set_global_assignment -name VHDL_FILE ../vhdl/multiplier_ent.vhd
set_global_assignment -name VHDL_FILE ../vhdl/multiplier.vhd
set_global_assignment -name VHDL_FILE ../vhdl/divider_ent.vhd
set_global_assignment -name VHDL_FILE ../vhdl/divider.vhd
set_global_assignment -name VHDL_FILE ../vhdl/alu_ent.vhd
set_global_assignment -name VHDL_FILE ../vhdl/alu.vhd
set_global_assignment -name VHDL_FILE ../vhdl/data_memory.vhd
set_global_assignment -name VHDL_FILE ../vhdl/data_rom.vhd
set_global_assignment -name VHDL_FILE ../vhdl/fifo.vhd
set_global_assignment -name VHDL_FILE ../vhdl/sc_uart.vhd
set_global_assignment -name VHDL_FILE ../vhdl/mem_ent.vhd
set_global_assignment -name VHDL_FILE ../vhdl/mem.vhd
set_global_assignment -name VHDL_FILE ../vhdl/intr_ent.vhd
set_global_assignment -name VHDL_FILE ../vhdl/intr.vhd
set_global_assignment -name VHDL_FILE ../vhdl/execute_ent.vhd
set_global_assignment -name VHDL_FILE ../vhdl/execute.vhd
set_global_assignment -name VHDL_FILE ../vhdl/writeback_ent.vhd
set_global_assignment -name VHDL_FILE ../vhdl/writeback.vhd
set_global_assignment -name VHDL_FILE ../vhdl/marca_ent.vhd
set_global_assignment -name VHDL_FILE ../vhdl/marca.vhd
set_global_assignment -name MIF_FILE ../vhdl/code.mif
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