URL
https://opencores.org/ocsvn/openrisc/openrisc/trunk
Subversion Repositories openrisc
Compare Revisions
- This comparison shows the changes necessary to convert path
/openrisc/trunk/orpsocv2/boards/xilinx/ml501/rtl/verilog/include
- from Rev 530 to Rev 655
- ↔ Reverse comparison
Rev 530 → Rev 655
/or1200_defines.v
862,7 → 862,7
// 1'b0 - OR1200_EXCEPT_EPH0_P (0x0000_0000) |
// 1'b1 - OR1200_EXCEPT_EPH1_P (0xF000_0000) |
// |
`define OR1200_SR_EPH_DEF 1'b0 |
`define OR1200_SR_EPH_DEF 1'b1 |
|
|
// |
1814,9 → 1814,12
// comment below. // |
// // |
/////////////////////////////////////////////////////////////////////////////// |
// Boot from 0xe0000100 |
`define OR1200_BOOT_PCREG_DEFAULT 30'h3800003f |
`define OR1200_BOOT_ADR 32'he0000100 |
// Boot from 0xf0000100 |
`define OR1200_BOOT_PCREG_DEFAULT 30'h3c00003f |
`define OR1200_BOOT_ADR 32'hf0000100 |
//`define OR1200_BOOT_PCREG_DEFAULT 30'h3c00003f |
//`define OR1200_BOOT_ADR 32'hf0000100 |
// Boot from 0x100 |
//`define OR1200_BOOT_PCREG_DEFAULT 30'h0000003f |
//`define OR1200_BOOT_ADR 32'h00000100 |
/orpsoc-defines.v
51,10 → 51,11
`define JTAG_DEBUG |
// `define RAM_WB |
// `define XILINX_SSRAM |
`define CFI_FLASH |
`define XILINX_DDR2 |
`define UART0 |
`define GPIO0 |
`define SPI0 |
// `define SPI0 |
`define I2C0 |
`define I2C1 |
`define ETH0 |
/orpsoc-params.v
80,8 → 80,15
// ROM |
parameter wbs_i_rom0_data_width = 32; |
parameter wbs_i_rom0_addr_width = 6; |
parameter rom0_wb_adr = 4'hf; |
parameter rom0_wb_adr = 4'he; |
|
// CFI flash |
parameter wbs_i_flash_data_width = 32; |
parameter wbs_i_flash_addr_width = 32; |
parameter wbs_d_flash_data_width = 32; |
parameter wbs_d_flash_addr_width = 32; |
parameter flash_wb_adr = 4'hf; |
|
// MC0 (SDRAM, or other) |
parameter wbs_i_mc0_data_width = 32; |
parameter wbs_d_mc0_data_width = 32; |
94,9 → 101,14
parameter wbm_eth0_addr_width = 32; |
|
// Memory sizing for synthesis (small) |
parameter internal_sram_mem_span = 32'h0080_0000; |
parameter internal_sram_adr_width_for_span = 23; |
//parameter internal_sram_mem_span = 32'h0200_0000; /* 32MB */ |
//parameter internal_sram_adr_width_for_span = 25; |
//parameter internal_sram_mem_span = 32'h0080_0000; /* 8MB */ |
//parameter internal_sram_adr_width_for_span = 23; |
parameter internal_sram_mem_span = 32'h0001_0000; /* 64KB */ |
parameter internal_sram_adr_width_for_span = 17; |
|
|
////////////////////////////////////////////////////// |
// // |
// Wishbone bus parameters // |
119,8 → 131,9
/////////////////////////// |
parameter ibus_arb_addr_match_width = 4; |
// Slave addresses |
parameter ibus_arb_slave0_adr = rom0_wb_adr; // FLASH ROM |
parameter ibus_arb_slave0_adr = rom0_wb_adr; // ROM |
parameter ibus_arb_slave1_adr = 4'h0; // Main memory (SDRAM/FPGA SRAM) |
parameter ibus_arb_slave2_adr = flash_wb_adr; // Flash |
|
/////////////////////////// |
// // |
133,6 → 146,7
// Slave addresses |
parameter dbus_arb_slave0_adr = 4'h0; // Main memory (SDRAM/FPGA SRAM) |
parameter dbus_arb_slave1_adr = eth0_wb_adr; // Ethernet 0 |
parameter dbus_arb_slave2_adr = flash_wb_adr; // Flash |
|
/////////////////////////////// |
// // |