URL
https://opencores.org/ocsvn/phr/phr/trunk
Subversion Repositories phr
Compare Revisions
- This comparison shows the changes necessary to convert path
/phr/trunk/doc/informe-tesis/reports/PPS/maximiq/manual usuario/tex
- from Rev 147 to Rev 149
- ↔ Reverse comparison
Rev 147 → Rev 149
/s3power.tex
1,7 → 1,7
|
\chapter{La placa S3Power}\label{s3power:chapter} |
|
Tal como se describió en la página \pageref{phr:alimentacion}, la FPGA tiene requerimientos de tensión que deben satisfacerse para que ésta funcione correctamente. Para lograr las especificaciones necesarias se utiliza la placa S3Power, una placa que fué desarrollada por el Intituto Nacional de Tecnología Industrial (INTI) y que está disponible con licencia GNU. |
Tal como se describió en el capitulo \ref{phr:chapter}, el chip FPGA tiene requerimientos de tensión que deben satisfacerse para que funcione correctamente. Para lograr las especificaciones necesarias se utiliza la placa S3Power, una placa que fue desarrollada por el \emph{Instituto Nacional de Tecnología Industrial} (INTI) y que está disponible con licencia GNU. |
Una imagen de la placa se muestra en la Fig. \ref{s3power:componentes} en donde también se señalan sus principales elementos. |
|
\begin{figure}[h] |
8,22 → 8,19
\begin{center} |
\includegraphics{./img/s3power/s3power_top.pdf} |
\end{center} |
\caption[Componentes de la placa S3Power]{Componentes de la placa S3Power. Las distintas partes resaltadas representan: 1) LED de tensión VCCO,2) LED de tensión VCCAUX,3) Salida de la placa,4) Chip TPS75003, 5) Conector de tensión de entrada.} |
\caption[Componentes de la placa S3Power]{Componentes de la placa S3Power. Las distintas partes resaltadas representan: 1) LED de tensión VCCO, 2) LED de tensión VCCAUX, 3) Conector de salida de la placa, 4) Chip TPS75003, 5) Conector de tensión de entrada.} |
\label{s3power:componentes} |
\end{figure} |
|
La placa se alimenta por un lado con una tensión de 5V y por la salida es capaz de proporcionar tres valores de tensión regulados: |
La placa se alimenta con una tensión de 5V y en la salida es capaz de proporcionar tres valores de tensión regulados: |
|
\begin{itemize} |
\setlength{\itemsep}{0pt} |
\setlength{\parskip}{0pt} |
\setlength{\parsep}{0pt} |
\item 1.25V y 2.5A para la lógica interna. |
\item 3.3V y 2.5A para los bancos de pines. |
\item 2.4V y 200mA para el módulo de comunicación JTAG. |
\end{itemize} |
|
El componente principal de la placa es el chip TPS75003 que no solo se encarga de regular las tensiones, sino que ademas asegura un arranque lo sufucientemente suave para las FPGA actuales y sus predecesoras con requerimientos mas exigentes. Un diagrama temporal de la repuesta en el arranque se muestra en la Fig. \ref{s3power:arranque}. |
El componente principal de la placa es el chip TPS75003 que no solo se encarga de regular las tensiones, sino que además asegura un arranque lo suficientemente suave para las FPGA actuales y sus predecesoras con requerimientos mas exigentes. Un diagrama temporal de la repuesta en el arranque se muestra en la Fig. \ref{s3power:arranque}. |
|
\begin{figure}[h] |
\begin{center} |
35,12 → 32,9
|
\section{El chip TPS75003} |
|
Éste chip es un regulador de tensiones de Texas Instruments especialmente diseñado para servir de fuente para las familias de FPGA de Xilinx Spartan-3, Spartan-3E y Spartan-3L. Entre las caracteristica mas importantes se pueden mencionar: |
Éste chip es un regulador de tensiones de \emph{Texas Instruments} especialmente diseñado para servir de fuente para las familias de FPGA de Xilinx Spartan-3, Spartan-3E y Spartan-3L. Entre las características mas importantes se pueden mencionar: |
|
\begin{itemize} |
\setlength{\itemsep}{0pt} |
\setlength{\parskip}{0pt} |
\setlength{\parsep}{0pt} |
\item Posee tres reguladores de tensión: Dos tipo Buck de 3A y eficiencia del 95\% y otro regulador lineal de 300 mA. |
\item Voltaje de entrada de entre 2.2V y 6.5 V. |
\item Arranque suave e independiente para cada regulador. |
/sche.tex
11,10 → 11,23
%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION% |
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
|
|
\begin{center} |
\includegraphics[width=0.9\textheight,angle=90]{./img/sche/PHRboard.pdf} |
\includegraphics[width=0.91\textheight,angle=90]{./img/sche/PHRboard.pdf} |
\end{center} |
|
\begin{center} |
\includegraphics[width=0.9\textheight,angle=90]{./img/sche/PHRboard-IOports.pdf} |
\includegraphics[width=0.91\textheight,angle=90]{./img/sche/PHRboard-Power.pdf} |
\end{center} |
|
\begin{center} |
\includegraphics[width=0.91\textheight,angle=90]{./img/sche/PHRboard-IOports.pdf} |
\end{center} |
|
\begin{center} |
\includegraphics[width=0.91\textheight,angle=90]{./img/sche/OOCD_placa.pdf} |
\end{center} |
|
\begin{center} |
\includegraphics[width=0.91\textheight,angle=90]{./img/sche/S3Proto_Power.pdf} |
\end{center} |
/frontmatter.tex
19,9 → 19,6
\subsection*{Historial del documento} |
|
\begin{description} |
\setlength{\itemsep}{0pt} |
\setlength{\parskip}{0pt} |
\setlength{\parsep}{0pt} |
\item[BETA20140213] Trabajando sobre el estilo del documento. (maximiq) |
\item[BETA20140214] Trabajando sobre el estilo y estructuracion del documento. (maximiq) |
\item[BETA20140218] Algunas imagenes creadas y añadidas (maximiq) |
30,6 → 27,8
\item[BETA20140223] Trabajando en la sección periféricos (maximiq) |
\item[BETA20140224] Seccion perifericos lista para correccion (maximiq) |
\item[BETA20140225] Capitulo s3power actualizado (maximiq) |
\item[BETA20140305] Correcciones (maximiq) |
\item[BETA20140310] Mas imagenes (maximiq) |
\end{description} |
|
|
39,4 → 38,6
|
\listoftables |
|
\chapter{Prefacio} |
|
|
/phr.tex
5,7 → 5,7
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
|
\chapter{La placa PHR} |
\chapter{La placa PHR}\label{phr:chapter} |
|
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION% |
13,11 → 13,83
|
\section{El chip FPGA} |
|
\subsection{Características principales} |
|
|
|
\begin{itemize} |
\item Numero de compuertas: 200K |
\item Celdas lógicas equivalentes: 4032 |
\item CLBs: 448 (distribuidos en 32 filas y 16 columnas) |
\item bits de RAM distribuida: 28K |
\item bits de Bloques de RAM: 288K |
\item Multiplicadores dedicados: 16 |
\item DCMs: 4 |
\item Maximo numero de I/O = 248 |
\item I/O ppares diferenciales maximo: 112 |
|
\end{itemize} |
|
\subsection{Descripción de la arquitectura} |
|
La familia Spartan-3A tiene cinco bloques fundamentales a tener en cuenta respecto de la arquitectura: |
|
\begin{description} |
|
\item[Bloques Lógicos Configurables (CLBs)] contienen \textsl{Look-Up Tables} (LUTs) que implementan funciones lógicas y además sirven como elementos de almacenamiento. |
|
\item[Bloques de Entrada/Salida (IOBs)] controlan el flujo de datos entre los pines de E/S y la lógica interena del dispositivo. Los IOBs soportan datos en forma bidireccional además de la opercion 3-state. |
|
\item[Bloque de RAM] sirve como forma de almacenamiento. |
|
\item[Bloques multiplicadores] aceptan como entrada dos numeros de 18 bits cada uno y calcula el producto entre ambos. |
|
\item[Bloque DCM (\textsl{Digital Clock Manager})] tiene la capacidad para distribuir, retardar, multiplicar, dividir y desplazar en fase las señales de clock. |
|
\end{description} |
|
\begin{figure}[h] |
\begin{center} |
\includegraphics{./img/phr/arquitectura.pdf} |
\end{center} |
\caption[Bloques fundamentaled de la FOGA]{Bloques fundamentaled de la FOGA.} |
\label{phr:arquitectura} |
\end{figure} |
|
Para el caso del chip XC3S200A, la Fig. \ref{phr:arquitectura} muestra la organizacion de éstos bloques fundamentales dentro del dipositivo. Los IOBs se ubican alrededor de la matriz de CLBs. Los bloques de memoria RAM se encuentran en dos columnas, en cada una se disponen varios bloques de RAM de 18 Kbit asociados con un multiplicador dedicado. Dos DCM se ubican en el centro hacia arriba y otros dos en el centro hacia abajo., |
|
|
|
\subsection{Capacidades de E/S} |
|
La familia Spartan-3A soporta varios estandares para sus entradas y salidas. |
|
Para el caso de terminaciones simples éstas FPGAs cumplen con: |
\begin{itemize} |
\item TTL de 3.3V (LVTTL). |
\item CMOS de bajo voltaje (LVCMOS) en tensiones de 3.3V, 2.5V, 1.8V, 1.5V o 1.2V. |
\item PCI de 3.3V a frecuencias de 33MHz o 66MHz. |
\item HSTL I, II y III a 1.5V y 1.8V (comunmente usado en memorias). |
\item SSTL I y II a 1.8V, 2.5V y 3.3V (comunmente usado en memorias). |
\end{itemize} |
|
Los estándares con terminacion diferencial que soportan son: |
|
\begin{itemize} |
\item Entradas/Salidas LVDS, mini-LVDS, RSDS y PPDS a 2.5V o 3.3V. |
\item Bus LVDS a 2.5V. |
\item TMDS a 3.3V. |
\item HSTL y SSTL diferenciales. |
\item Entradas LVPECL a 2.5V y 3.3V. |
\end{itemize} |
|
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
|
\subsection{Requerimientos de alimentación}\label{phr:alimentacion} |
El chip XC3S200A tiene varias entradas de alimentación que se describen de manera sucinta en la Tabla \ref{phr:powersignals}. La FPGA cuenta con un circuito especializado de \textsl{Power-On Reset} (POR) que controla tres tensiones de alimentación (VCCINT, VCCAUX y VCCO2) y mantiene al chip en estado de reset hasta que se alcanzan los niveles seguros de trabajo para proseguir con la carga del sistema. Las señales de alimentación deben arrancar con cierta pendiente y demostrar una estabilidad determinada para garantizar que el circuito POR libere el reset. Para mas información referida al sistema de alimentación vease al capitulo \ref{s3power:chapter} en la pág. \pageref{s3power:chapter}. |
|
El chip XC3S200A tiene varias entradas de alimentación que se describen de manera sucinta en la Tabla \ref{phr:powersignals}. La FPGA cuenta con un circuito especializado de \textsl{Power-On Reset} (POR) que controla tres tensiones de alimentación (VCCINT, VCCAUX y VCCO2) y mantiene al chip en estado de reset hasta que se alcanzan los niveles seguros de trabajo para proseguir con la carga del sistema. |
|
\begin{table}[h] |
\begin{center} |
\begin{tabular}{|c|p{8cm}|p{5cm}|} |
24,27 → 96,144
\hline |
\textbf{Entrada} & \textbf{Descripción} & \textbf{Tensión nominal} \\ \hline |
\hline |
$V_{CCINT}$ & Es la tensión de alimentación del núcleo interno. Alimenta las funciones lógicas internas como los CLBs (\emph{Bloques Lógicos Configurables}) y los bloques de RAM. & 1.2V \\ \hline |
$V_{CCAUX}$ & Fuente de tensión auxiliar. Alimenta elementos tales como los DCMs (\textsl{Digital Clock Managers}), drivers diferenciales, pines de configuración dedicados y la interfaz JTAG. & 2.5V o 3.3V \\ \hline |
$V_{CCO0}$ & Alimenta los buffers de salida del Banco de E/S número 0. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline |
$V_{CCO1}$ & Alimenta los buffers de salida del Banco de E/S número 1. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline |
$V_{CCO2}$ & Alimenta los buffers de salida del Banco de E/S número 2. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline |
$V_{CCO3}$ & Alimenta los buffers de salida del Banco de E/S número 3. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline |
VCCINT & Es la tensión de alimentación del núcleo interno. Alimenta las funciones lógicas internas como los CLBs (\emph{Bloques Lógicos Configurables}) y los bloques de RAM. & 1.2V \\ \hline |
VCCAUX & Fuente de tensión auxiliar. Alimenta elementos tales como los DCMs (\textsl{Digital Clock Managers}), drivers diferenciales, pines de configuración dedicados y la interfaz JTAG. & 2.5V o 3.3V \\ \hline |
VCCO0 & Alimenta los buffers de salida del Banco de E/S número 0. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline |
VCCO1 & Alimenta los buffers de salida del Banco de E/S número 1. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline |
VCCO2 & Alimenta los buffers de salida del Banco de E/S número 2. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline |
VCCO3 & Alimenta los buffers de salida del Banco de E/S número 3. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline |
\end{tabular} |
\end{center} |
\caption[Entradas de alimentación]{Entradas de alimentación para la familia Spartan-3A.} |
\caption[Voltajes de alimentación]{Voltajes de alimentación para la familia Spartan-3A.} |
\label{phr:powersignals} |
\end{table} |
|
\section{Memoria del FPGA} |
A diferencia de otras FPGAs, la XC3S200A no tiene requerimientos respecto de la secuencia en se deben activar las fuentes de alimentación, pero si respecto de la pendiente de arranque. Los tiempos de pendiente recomendados se muestran en la Tabla \ref{phr:ramprate}. |
|
\section{Interfaz JTAG} |
|
\begin{table}[h] |
\begin{center} |
\begin{tabular}{|c|l|c|c|} |
\hline |
\textbf{Símbolo} & \textbf{Descripción} & \textbf{Min} & \textbf{Max} \\ \hline |
\hline |
VCCINTR & Rampa desde GND a VCCINT & 0.2 ms & 100 ms \\ \hline |
VCCAUXR & Rampa desde GND a VCCAUX & 0.2 ms & 100 ms \\ \hline |
VCCO2R & Rampa desde GND a VCCO del Banco 2 & 0.2 ms & 100 ms \\ \hline |
\end{tabular} |
\end{center} |
\caption[Rampas de las fuentes de alimentación]{Tiempos de subida para las rampas al encender las fuentes de alimentación.} |
\label{phr:ramprate} |
\end{table} |
|
|
Para mas información referida al sistema de alimentación ver el capitulo \ref{s3power:chapter} en la pág. \pageref{s3power:chapter}. |
|
|
|
|
\section{Configuración de la FPGA} |
|
La FPGA al inicializarse no contiene dato alguno y para que pase a trabajar como lo desea el usuario debe que pasar por el proceso de configuración. Los datos se cargan desde el exterior en latches de configuración CMOS (CCLs según las iniciales en inglés) y usando alguno de los siguientes siete modos: |
|
\begin{itemize} |
\item Master Serial desde una memoria PROM Flash de Xilinx. |
\item \textsl{Serial Peripheral Interface} (SPI) desde una memoria FLlash SPI. |
\item \textsl{Byte Peripheral Interface} (BPI) desde una memoria NOR Flash. |
\item Slave Serial, tipicamente cargada desde un procesador. |
\item Slave Parallel, tipicamente cargada desde un procesador. |
\item Boundary Scan (JTAG), tipicamente cargada desde un procesador. |
\item MultiBoot configuration. |
\end{itemize} |
|
|
\begin{table}[h] |
\begin{center} |
\begin{tabular}{|c|l|} |
\hline |
\textbf{Pines M[2:0]} & \textbf{Modo} \\ \hline\hline |
\cellcolor{yellow!65}<0:0:0> & \cellcolor{yellow!65} Modo \textsl{Master Serial (Platform Flash)} \\ \hline |
<0:0:1> & Modo \textsl{Master SPI} \\ \hline |
<0:1:0> & \textsl{BPI Up} \\ \hline |
<0:1:1> & Reservado \\ \hline |
<1:0:0> & Reservado \\ \hline |
\cellcolor{yellow!65}<1:0:1> & \cellcolor{yellow!65}Modo JTAG \\ \hline |
<1:1:0> & Modo \textsl{Slave Parallel} \\ \hline |
<1:1:1> & Modo \textsl{Slave Serial} \\ \hline |
\end{tabular} |
\end{center} |
\caption[Seteo de los modos de configuración]{Seteo de los modos de configuración para la familia Spartan-3A.} |
\label{phr:modes} |
\end{table} |
|
|
\begin{figure}[h] |
\begin{center} |
\includegraphics{./img/phr/config_modes.pdf} |
\end{center} |
\caption[Esquematico conf modes]{Conf modes.} |
\label{phr:confmodes} |
\end{figure} |
|
\subsection{Memoria PROM} |
|
\subsection{Interfaz JTAG} |
|
|
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION% |
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
|
\section{Fuentes de \textsl{clock}} |
|
La placa PHR provee a la FPGA de cuatro fuentes de reloj. El más rápido de los relojes oscila a una frecuencia de 50 MHz, mientras que los otros tres relojes mas lentos tienen una frecuencia seleccionable por usuario. En la Fig. \ref{intro:componentes} se indican con el numero 1 los jumpers con los cuales se eligen las frecuencias para éstos relojes. |
|
Los pines de la FPGA a los cuales se asignan cada clock se muestran en la Tabla \ref{phr:pines-relojes}. |
|
\begin{table}[h] |
\begin{center} |
\begin{tabular}{|c|c|c|c|c|} |
\hline |
\textbf{Reloj} & Fijo (50 MHz) & Seleccionable 1 & Seleccionable 2 & Seleccionable 3 \\ \hline |
\textbf{Pin} & 43 & 44 & 41 & 40 \\ \hline |
\end{tabular} |
\end{center} |
\caption[Pines para los relojes]{Pines para los relojes.} |
\label{phr:pines-relojes} |
\end{table} |
|
|
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
|
\subsection{El reloj de 50 MHz} |
|
|
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
|
\subsection{Relojes seleccionables} |
|
\begin{figure}[h] |
\begin{center} |
\includegraphics{./img/phr/relojes.pdf} |
\end{center} |
\caption[Selectores para los relojes]{Selectores para los relojes.} |
\label{phr:relojes} |
\end{figure} |
|
|
\begin{figure}[h] |
\begin{center} |
\includegraphics{./img/phr/relojesSeteo.pdf} |
\end{center} |
\caption[Selectores para los relojes]{Selectores para los relojes.} |
\label{phr:relojesSeteo} |
\end{figure} |
|
|
|
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION% |
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
|
55,7 → 244,7
|
\subsection{LEDs} |
|
En la placa se encuentran ocho LEDs de montaje superficial indicados con el numero 9 en la Fig. \ref{intro:componentes}. Son etiquetados desde LED1 a LED8 y su relación con los pines de la FPGA se muestra en la Tabla \ref{phr:LEDpins}. |
En la placa se encuentran ocho LEDs de montaje superficial indicados con el numero 10 en la Fig. \ref{intro:componentes}. Son etiquetados desde LED1 a LED8 y su relación con los pines de la FPGA se muestra en la Tabla \ref{phr:LEDpins}. |
|
|
\begin{table}[h] |
78,7 → 267,7
|
\subsection{Pulsadores (\textsl{Tact switches})} |
|
Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 12 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con éstos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}. |
Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 13 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con éstos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}. |
|
\begin{figure}[b] |
\begin{center} |
108,7 → 297,7
|
\subsection{Llaves DIP} |
|
Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 10 en la Fig. \ref{intro:componentes}. El circuito de éstas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}. |
Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 11 en la Fig. \ref{intro:componentes}. El circuito de éstas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}. |
|
\begin{table}[h] |
\begin{center} |
138,7 → 327,7
|
\subsection{Displays de 7 segmentos} |
|
La placa PHR cuenta con un display de siete segmentos cuádruple de \emph{ánado comun} indicado con el índice 13 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de cada display. |
La placa PHR cuenta con un display de siete segmentos cuádruple de \emph{ánado comun} indicado con el índice 14 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de cada display. |
|
Ésta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener ésta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del caracter particular esté energizado. Éste ultimo también es activo por bajo (\textsl{active low}). |
|
199,7 → 388,7
|
\subsection{Puerto serie} |
|
La placa PHR dispone de un puerto serial RS-232. El conector DB9 hembra/macho se señala con el numero 14 en la Fig. \ref{intro:componentes}. La placa representa un \textsl{Data Communications Equipment} (DCE) y se puede conectar a una computadora personal con un cable serial derecho. |
La placa PHR dispone de un puerto serial RS-232. El conector DB9 hembra/macho se señala con el numero 15 en la Fig. \ref{intro:componentes}. La placa representa un \textsl{Data Communications Equipment} (DCE) y se puede conectar a una computadora personal con un cable serial derecho. |
|
La Fig. \ref{phr:3232} muestra el circuito de la interfaz entre la FPGA y el conector DB9. Un chip (ST3232) permite una alimentación de entre 3V y 5.5V y utiliza un conjunto de capacitores para alcanzar los niveles de tensión RS-232, garantizando tasas de transferencia de hasta 250 kbps. |
|
/intro.tex
1,13 → 1,11
\chapter{Descripción general} |
|
INTRO |
\section{Características} |
|
\section{Caracteristicas} |
|
Entre las características de la placa PHR se pueden destacar: |
|
\begin{description} |
\item [FPGA:] Xilinx Spartan-3A XC3S200A. |
\item [FPGA:] Xilinx Spartan-3A XC3S200A (encapsulado VQG100). |
\item [PROM:] Xilinx XCF02S. |
\item Proposito general io (corrientes) |
\item Conector Modulos expansion |
32,6 → 30,35
\end{itemize} |
\end{description} |
|
|
\section{Descripción de las placas} |
|
La \emph{Plataforma de Hardware Reconfigurable} consiste fundamentalmente en tres módulos. El módulo principal es la \emph{placa PHR} donde se encuentran el chip FPGA \emph{Spartan-3A} XC3S200A, relojes, interfaces de entradas y salidas, periféricos (tales como LEDs, botones, llaves DIP, Displays de siete segmentos), etc. |
|
Además tiene conectores especiales para los otros dos módulos sin los cuales la placa principal carece de funcionalidad. Uno de los módulos sirve para la regulación de las tensiones que proveen de energía al resto de los dispositivos. Se encuentra en la placa denominada \emph{S3Power}. El otro módulo es necesario para configurar la FPGA o escribir la PROM de configuración y se dispone en la \emph{placa OOCD Link}. La conexión de ambas placas a la placa principal se ilustra en la Fig. \ref{intro:conexionado}. |
|
\begin{figure}[h] |
\begin{center} |
\includegraphics{./img/intro/placasConexionado.pdf} |
\end{center} |
\caption[Conexionado de las placas]{Conexionado de la placa PHR con las placas auxiliares.} |
\label{intro:conexionado} |
\end{figure} |
|
La placa S3Power se acopla usando los conectores que se indican con los números 8 y 16 en la Fig. \ref{intro:componentes}. Una explicación mas detallada de ésta placa puede consultarse en el capítulo XX. |
|
La placa OOCD Link se une a la principal con el conector demarcado con 7 en la Fig. \ref{intro:componentes}. A diferencia de la S3Power, no precisa estar siempre conectada, pero si cada ves que se desee configurar la FPGA o grabar su PROM. Sobre el proceso de configuración refiérase a XX y para conocer mas sobre la placa OOCD Link consulte el capítulo XX. |
|
\section{Diagrama de bloques del hardware} |
|
\begin{figure}[h] |
\begin{center} |
\includegraphics{./img/intro/block.pdf} |
\end{center} |
\caption[bloques]{bloques.} |
\label{intro:bloques} |
\end{figure} |
|
\section{Componentes de la placa principal} |
|
En la Fig. \ref{intro:componentes} se tiene la vista superior de la placa PHR con sus principales componentes demarcados. Según la numeración, éstos componentes son: |
46,27 → 73,27
|
\begin{enumerate} |
|
\setlength{\itemsep}{0pt} |
\setlength{\parskip}{0pt} |
\setlength{\parsep}{0pt} |
|
\item Selector de clock. |
\item I/O de propósito general (GPIO). |
\item Selector de \textsl{clock}. |
\item E/S de propósito general. |
\item Conector de módulos externos. |
\item Entrada de alimentación (5V). |
\item Entrada de voltaje de alimentación (5V). |
\item Selector de modo de configuración. |
\item Boton de RESET. |
\item Conector de la plaqueta OOCDLink. |
\item Alimentación plaqueta S3Power. |
\item Conector de la plaqueta \emph{OOCDLink}. |
\item Alimentación de la placa \emph{S3Power}. |
\item Memoria PROM. |
\item LEDs. |
\item Llaves DIP. |
\item FPGA. |
\item FPGA \emph{Xilinx Spartan-3A} XC3S200A. |
\item Botones pulsadores. |
\item Display de 7 segmentos cuádruple. |
\item Conector para puerto serie. |
\item Tensiones de alimentación para el FPGA. |
\item Voltajes de alimentación para la FPGA. |
|
\end{enumerate} |
|
|
|
|
|
|