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Rev 149 → Rev 157
/oocdlink.tex
1,8 → 1,10
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\chapter{La placa OOCDLink} |
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Ésta placa es la interfaz que permite la comunicación entre una computadora y la placa PHR. Su característica modular (o de circuito separado de la placa PHR principal) hace que su utilización no quede restringida a la FPGA y posibilita la interacción con los multiples dipositivos que soportan JTAG. |
Ésta placa es la interfaz que permite la comunicación entre una computadora y la placa PHR. Su característica modular (o de circuito separado de la placa PHR principal) hace que su utilización no quede restringida a la FPGA y posibilita la interacción con los multiples dipositivos que soportan JTAG. |
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esta es una referencia a ~\cite{sth}, otra~\cite{stegun}, otra~\cite{man} |
y otra~\cite{UnivPhys}. |
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\begin{figure}[h] |
/sche.tex
12,22 → 12,25
%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
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\begin{center} |
\includegraphics[width=0.91\textheight,angle=90]{./img/sche/PHRboard.pdf} |
\end{center} |
\includepdf[landscape=true]{./img/sche/PHRboard.pdf} |
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\begin{center} |
\includegraphics[width=0.91\textheight,angle=90]{./img/sche/PHRboard-Power.pdf} |
\end{center} |
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\begin{center} |
\includegraphics[width=0.91\textheight,angle=90]{./img/sche/PHRboard-IOports.pdf} |
\end{center} |
%\begin{center} |
% \includegraphics[width=0.91\textheight,angle=90]{./img/sche/PHRboard.pdf} |
%\end{center} |
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\begin{center} |
\includegraphics[width=0.91\textheight,angle=90]{./img/sche/OOCD_placa.pdf} |
\end{center} |
%\begin{center} |
% \includegraphics[width=0.91\textheight,angle=90]{./img/sche/PHRboard-Power.pdf} |
%\end{center} |
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\begin{center} |
\includegraphics[width=0.91\textheight,angle=90]{./img/sche/S3Proto_Power.pdf} |
\end{center} |
%\begin{center} |
% \includegraphics[width=0.91\textheight,angle=90]{./img/sche/PHRboard-IOports.pdf} |
%\end{center} |
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%\begin{center} |
% \includegraphics[width=0.91\textheight,angle=90]{./img/sche/OOCD_placa.pdf} |
%\end{center} |
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%\begin{center} |
% \includegraphics[width=0.91\textheight,angle=90]{./img/sche/S3Proto_Power.pdf} |
%\end{center} |
/frontmatter.tex
29,6 → 29,8
\item[BETA20140225] Capitulo s3power actualizado (maximiq) |
\item[BETA20140305] Correcciones (maximiq) |
\item[BETA20140310] Mas imagenes (maximiq) |
\item[BETA20140313] Correcciones en general (maximiq) |
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\end{description} |
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/phr.tex
18,7 → 18,7
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\begin{itemize} |
\item Numero de compuertas: 200K |
\item Número de compuertas: 200K |
\item Celdas lógicas equivalentes: 4032 |
\item CLBs: 448 (distribuidos en 32 filas y 16 columnas) |
\item bits de RAM distribuida: 28K |
52,7 → 52,7
\begin{center} |
\includegraphics{./img/phr/arquitectura.pdf} |
\end{center} |
\caption[Bloques fundamentaled de la FOGA]{Bloques fundamentaled de la FOGA.} |
\caption[Bloques fundamentaled de la FOGA]{Bloques fundamentaled de la FPGA.} |
\label{phr:arquitectura} |
\end{figure} |
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147,7 → 147,7
\end{itemize} |
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\begin{table}[h] |
\begin{table}[h!] |
\begin{center} |
\begin{tabular}{|c|l|} |
\hline |
167,7 → 167,7
\end{table} |
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\begin{figure}[h] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/phr/config_modes.pdf} |
\end{center} |
188,9 → 188,9
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La placa PHR provee a la FPGA de cuatro fuentes de reloj. El más rápido de los relojes oscila a una frecuencia de 50 MHz, mientras que los otros tres relojes mas lentos tienen una frecuencia seleccionable por usuario. En la Fig. \ref{intro:componentes} se indican con el numero 1 los jumpers con los cuales se eligen las frecuencias para éstos relojes. |
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Los pines de la FPGA a los cuales se asignan cada clock se muestran en la Tabla \ref{phr:pines-relojes}. |
Los pines de la FPGA a los cuales se asignan cada clock se muestran en la Tabla \ref{phr:pines-relojes}. Éstos son pines de \textsl{Global Clock} que están especialmente diseñados para tratar señales de alta frecuencia. Proveen una capacidad muy baja y un retardo uniforme para cada bloque dentro del chip. |
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\begin{table}[h] |
\begin{table}[h!] |
\begin{center} |
\begin{tabular}{|c|c|c|c|c|} |
\hline |
208,6 → 208,7
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\subsection{El reloj de 50 MHz} |
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Ésta frecuencia se genera con el dispositivo ACOL-50MHZ-EK, que tiene un oscilador a cristal y encuentra aplicaciones en chips digitales y microprocesadores. Se alimenta con un bajo nivel de tensión (3.3V) y su salida es compatible con HCMOS y TTL. |
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%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%%% |
214,7 → 215,9
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\subsection{Relojes seleccionables} |
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\begin{figure}[h] |
Los pines para selección de los relojes se muestran en la Fig. \ref{phr:relojes}. En los primeros dos relojes se puede elegir una de entre cuatro frecuencias mientras que para el tercer reloj se puede elegir una de entre tres frecuencias. |
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\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/phr/relojes.pdf} |
\end{center} |
222,8 → 225,9
\label{phr:relojes} |
\end{figure} |
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El conexionado de los jumpers para los clocks se muestra junto con las posibles frecuencias seleccionables en la Fig. \ref{phr:relojesSeteo}. |
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\begin{figure}[h] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/phr/relojesSeteo.pdf} |
\end{center} |
231,6 → 235,7
\label{phr:relojesSeteo} |
\end{figure} |
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El oscilador se basa en un cristal y el chip contador MC74HC4060A. Una frecuencia principal de 16 MHz es dividida en dos sucesivamente por el contador para obtener todas las frecuencias seleccionables. |
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247,7 → 252,7
En la placa se encuentran ocho LEDs de montaje superficial indicados con el numero 10 en la Fig. \ref{intro:componentes}. Son etiquetados desde LED1 a LED8 y su relación con los pines de la FPGA se muestra en la Tabla \ref{phr:LEDpins}. |
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\begin{table}[h] |
\begin{table}[h!] |
\begin{center} |
\begin{tabular}{|c|c|c|c|c|c|c|c|c|} |
\hline |
269,7 → 274,7
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Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 13 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con éstos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}. |
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\begin{figure}[b] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/phr/tact_switch.pdf} |
\end{center} |
277,7 → 282,7
\label{phr:tact} |
\end{figure} |
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\begin{table}[h] |
\begin{table}[h!] |
\begin{center} |
\begin{tabular}{|c|c|c|c|c|} |
\hline |
299,7 → 304,7
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Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 11 en la Fig. \ref{intro:componentes}. El circuito de éstas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}. |
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\begin{table}[h] |
\begin{table}[h!] |
\begin{center} |
\begin{tabular}{|c|c|c|c|c|c|c|c|c|} |
\hline |
313,7 → 318,7
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Cuando una llave se coloca en la posición de \emph{encendido}, el pin de la FPGA correspondiente se pone a un valor lógico \emph{alto}. En contraposición, si la llave se coloca en la posicion \emph{apagado}, la FPGA leerá un valor lógico \emph{bajo}. Al igual que con el caso de los botones pulsadores, no se provee un circuito antirrebote, y debe ser tenido en cuenta en el diseño del sistema. |
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\begin{figure}[h] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/phr/DIPswitch.pdf} |
\end{center} |
331,7 → 336,7
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Ésta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener ésta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del caracter particular esté energizado. Éste ultimo también es activo por bajo (\textsl{active low}). |
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\begin{figure}[h] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/phr/quad7seg.pdf} |
\end{center} |
341,7 → 346,7
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Para dar el efecto deseado de representar cuatro caracteres distintos a la vez, se recurre a la técnica de multiplexación en el dominio del tiempo. La técnica consiste en mostrar uno a uno y ciclicamente cada caracter a una frecuencia lo suficientemente alta para que el ojo humano persiva una imagen completa. Un diagrama temporal de las señales se muestra en la Fig. \ref{phr:multiplex}. |
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\begin{figure}[h] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/phr/multiplex.pdf} |
\end{center} |
353,7 → 358,7
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La Tabla \ref{phr:quad7seg:pines} muestra los pines de conexión de la FPGA a las distintas entradas del periférico. La Fig \ref{phr:quad7seg:chars} muestra las representaciones de los caracteres comunes en los displays de siete segmentos. Además de los dígitos, se pueden utilizar los caracteres desde la A a la F para representar numeros en notación hexadecimal. |
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\begin{table}[h] |
\begin{table}[h!] |
\begin{center} |
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\begin{tabular}{|c|c|c|c|c|} |
375,7 → 380,7
\label{phr:quad7seg:pines} |
\end{table} |
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\begin{figure}[h] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/phr/chars.pdf} |
\end{center} |
395,7 → 400,7
El control de flujo por hardware está desabilitado. Las lineas de DCD, DTR y DSR se conectan entre sí. Analogamente para las señales RTS y CTS. |
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Los pines de la FPGA que controlan las señales seriales se muestran en la Tabla \ref{phr:RS232pins}. |
\begin{figure}[h] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/phr/3232.pdf} |
\end{center} |
403,7 → 408,7
\label{phr:3232} |
\end{figure} |
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\begin{table}[h] |
\begin{table}[h!] |
\begin{center} |
\begin{tabular}{|c|c|c|} |
\hline |
425,7 → 430,7
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Para que el usuario realice prototipos, use placas de expansión de terceros o diseñe sus propias placas de expansión, se proveen dos conectores, uno macho y otro hembra, que pueden reconocerse respectivamente con los numeros 2 y 3 en la Fig. \ref{intro:componentes}. Una imagen ampliada se muestra en la Fig. \ref{phr:gpio} indicando además la numeración de los pines. La mayoria de éstos pines estan conectados directamente al chip FPGA tal como lo muestra la Tabla \ref{phr:GPIOpins}. También se proveen pines de alimentación de 3.3V y GND. |
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\begin{figure}[h] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/phr/gpio_header.pdf} |
\end{center} |
433,7 → 438,7
\label{phr:gpio} |
\end{figure} |
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\begin{table}[h] |
\begin{table}[h!] |
\begin{center} |
\begin{tabular}{|r|c|c|l|} |
\hline |
/intro.tex
37,7 → 37,7
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Además tiene conectores especiales para los otros dos módulos sin los cuales la placa principal carece de funcionalidad. Uno de los módulos sirve para la regulación de las tensiones que proveen de energía al resto de los dispositivos. Se encuentra en la placa denominada \emph{S3Power}. El otro módulo es necesario para configurar la FPGA o escribir la PROM de configuración y se dispone en la \emph{placa OOCD Link}. La conexión de ambas placas a la placa principal se ilustra en la Fig. \ref{intro:conexionado}. |
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\begin{figure}[h] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/intro/placasConexionado.pdf} |
\end{center} |
51,7 → 51,7
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\section{Diagrama de bloques del hardware} |
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\begin{figure}[h] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/intro/block.pdf} |
\end{center} |
63,7 → 63,7
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En la Fig. \ref{intro:componentes} se tiene la vista superior de la placa PHR con sus principales componentes demarcados. Según la numeración, éstos componentes son: |
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\begin{figure}[h] |
\begin{figure}[h!] |
\begin{center} |
\includegraphics{./img/intro/phr_top.pdf} |
\end{center} |
/backmatter.tex
1,2 → 1,21
FIN |
\thispagestyle{empty} |
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\begin{center} |
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\vspace*{\fill} |
\includegraphics{./img/title/phr_logo.pdf} |
\vspace*{\fill} |
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\end{center} |
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Por errores o sugerencias respecto a éste manual o alguno de los documentos complementarios no dude en comunicarse con nosotros escribiéndonos a alguna de las direcciones de correo electrónico listadas a continuación. Siempre estaremos agradecidos cualquiera sea el motivo del mensaje. |
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\vspace{2ex} |
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Maximiliano Quinteros: \texttt{\href{mailto:50214@electronica.frc.utn.edu.ar}{50214@electronica.frc.utn.edu.ar}} |
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Luis Guanuco: \texttt{\href{mailto:lguanuco@electronica.frc.utn.edu.ar}{lguanuco@electronica.frc.utn.edu.ar}} |
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