OpenCores
URL https://opencores.org/ocsvn/socgen/socgen/trunk

Subversion Repositories socgen

Compare Revisions

  • This comparison shows the changes necessary to convert path 
    /socgen/trunk/Projects/opencores.org/adv_debug_sys/Hardware/adv_dbg_if/rtl
    from Rev 134 to Rev 135
    ↔ Reverse comparison
  •

Rev 134 → Rev 135

/verilog/SYNTHESYS File deleted
/verilog/SYNTHESIS
0,0 → 1,?rev2len?
`define SYNTHESIS
/verilog/adbg_jfifo_module.v
312,7 → 312,7
 
 
 
`ifndef SYNTHESYS
`ifndef SYNTHESIS
 
reg [8*16-1:0] wr_module_string;
 
328,7 → 328,7
$display("%t %m JFifo wr_module State = %s",$realtime, wr_module_string);
end
`endif // `ifndef SYNTHESYS
`endif // `ifndef SYNTHESIS
 
 
481,7 → 481,7
 
 
 
`ifndef SYNTHESYS
`ifndef SYNTHESIS
 
reg [8*16-1:0] rd_module_string;
 
497,7 → 497,7
$display("%t %m JFifo rd_module State = %s",$realtime, rd_module_string);
end
`endif // `ifndef SYNTHESYS
`endif // `ifndef SYNTHESIS
 
 
/verilog/adbg_jsp_module.v
335,7 → 335,7
 
 
 
`ifndef SYNTHESYS
`ifndef SYNTHESIS
 
reg [8*16-1:0] wr_module_string;
 
351,7 → 351,7
$display("%t %m Jsp wr_module State = %s",$realtime, wr_module_string);
end
`endif // `ifndef SYNTHESYS
`endif // `ifndef SYNTHESIS
 
 
504,7 → 504,7
 
 
 
`ifndef SYNTHESYS
`ifndef SYNTHESIS
 
reg [8*16-1:0] rd_module_string;
 
520,7 → 520,7
$display("%t %m Jsp rd_module State = %s",$realtime, rd_module_string);
end
`endif // `ifndef SYNTHESYS
`endif // `ifndef SYNTHESIS
 
 
/xml/adv_dbg_if_cpu0.xml
27,20 → 27,20
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>cpu0</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>cpu0</ipxact:version>
 
 
<spirit:componentGenerators>
<ipxact:componentGenerators>
 
 
 
47,19 → 47,19
 
 
 
<spirit:componentGenerator>
<spirit:name>gen_verilog</spirit:name>
<spirit:phase>104.0</spirit:phase>
<spirit:apiType>none</spirit:apiType>
<spirit:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></spirit:vendorExtensions>
<spirit:generatorExe>./tools/verilog/gen_verilog</spirit:generatorExe>
<spirit:parameters>
<spirit:parameter>
<spirit:name>destination</spirit:name>
<spirit:value>cpu0</spirit:value>
</spirit:parameter>
</spirit:parameters>
</spirit:componentGenerator>
<ipxact:componentGenerator>
<ipxact:name>gen_verilog</ipxact:name>
<ipxact:phase>104.0</ipxact:phase>
<ipxact:apiType>none</ipxact:apiType>
<ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
<ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
<ipxact:parameters>
<ipxact:parameter>
<ipxact:name>destination</ipxact:name>
<ipxact:value>cpu0</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</ipxact:componentGenerator>
 
 
 
69,142 → 69,142
 
 
 
</spirit:componentGenerators>
</ipxact:componentGenerators>
 
 
 
 
 
<spirit:fileSets>
<ipxact:fileSets>
 
 
 
<spirit:fileSet>
<spirit:name>fs-sim</spirit:name>
<ipxact:fileSet>
<ipxact:name>fs-sim</ipxact:name>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/cpu0_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/cpu0_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_top.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_top.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>crc32</spirit:logicalName>
<spirit:name>../verilog/adbg_crc32.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>crc32</ipxact:logicalName>
<ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_module</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_status_reg</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_status_reg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_status_reg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_status_reg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
 
 
<spirit:file>
<spirit:logicalName>bytefifo</spirit:logicalName>
<spirit:name>../verilog/adbg_bytefifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>bytefifo</ipxact:logicalName>
<ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncflop</spirit:logicalName>
<spirit:name>../verilog/adbg_syncflop.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncflop</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncreg</spirit:logicalName>
<spirit:name>../verilog/adbg_syncreg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncreg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
 
</spirit:fileSet>
</ipxact:fileSet>
 
 
</spirit:fileSets>
</ipxact:fileSets>
 
 
 
 
 
<spirit:model>
<spirit:views>
<ipxact:model>
<ipxact:views>
 
 
<spirit:view>
<spirit:name>jtag</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jtag_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jtag</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jtag_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>cpu0</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="cpu0_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>cpu0</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="cpu0_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>verilog</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="verilog"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>verilog</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="verilog"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
211,53 → 211,53
 
 
 
<spirit:view>
<spirit:name>sim</spirit:name><spirit:envIdentifier>:*Simulation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>syn</spirit:name><spirit:envIdentifier>:*Synthesis:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
<spirit:view>
<spirit:name>doc</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="documentation"/>
</spirit:vendorExtensions>
<spirit:envIdentifier>:*Documentation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
</spirit:view>
<ipxact:view>
<ipxact:name>doc</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="documentation"/>
</ipxact:vendorExtensions>
<ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
</ipxact:view>
 
 
 
</spirit:views>
</ipxact:views>
 
 
 
 
<spirit:ports>
<ipxact:ports>
 
 
 
</spirit:ports>
</ipxact:ports>
 
 
 
</spirit:model>
</ipxact:model>
 
 
 
270,4 → 270,4
 
 
 
</spirit:component>
</ipxact:component>
/xml/adv_dbg_if_cpu0_i.xml
27,129 → 27,144
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>cpu0_i</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>cpu0_i</ipxact:version>
 
 
 
 
 
<spirit:busInterfaces>
<ipxact:busInterfaces>
 
<spirit:busInterface><spirit:name>cpu0_clk</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="clock" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="clock" spirit:version="rtl"/>
<spirit:slave/>
<spirit:portMaps>
<spirit:portMap>
<spirit:logicalPort><spirit:name>clk</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu0_clk_i</spirit:name></spirit:physicalPort>
</spirit:portMap>
</spirit:portMaps>
</spirit:busInterface>
<ipxact:busInterface><ipxact:name>cpu0_clk</ipxact:name>
<ipxact:busType vendor="opencores.org" library="Busdefs" name="clock" version="def"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="clock" version="rtl"/>
<ipxact:portMaps>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>clk</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu0_clk_i</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
<ipxact:slave/>
</ipxact:busInterface>
 
 
 
 
<spirit:busInterface><spirit:name>cpu0_reset</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="reset" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="reset" spirit:version="rtl"/>
<spirit:master/>
<spirit:portMaps>
<spirit:portMap>
<spirit:logicalPort><spirit:name>reset</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu0_rst_o</spirit:name></spirit:physicalPort>
</spirit:portMap>
</spirit:portMaps>
</spirit:busInterface>
<ipxact:busInterface><ipxact:name>cpu0_reset</ipxact:name>
<ipxact:busType vendor="opencores.org" library="Busdefs" name="reset" version="def"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="reset" version="rtl"/>
<ipxact:portMaps>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>reset</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu0_rst_o</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
<ipxact:master/>
</ipxact:busInterface>
 
 
 
 
<spirit:busInterface><spirit:name>cpu0_debug</spirit:name>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="or1k" spirit:version="dbg_rtl"/>
<spirit:master/>
<spirit:portMaps>
<ipxact:busInterface><ipxact:name>cpu0_debug</ipxact:name>
<ipxact:busType vendor="opencores.org" library="Busdefs" name="or1k" version="def"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="or1k" version="dbg_rtl"/>
<ipxact:portMaps>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>addr</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu0_addr_o</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>addr</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu0_addr_o</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>wdata</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu0_data_o</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>wdata</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu0_data_o</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>rdata</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu0_data_i</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>rdata</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu0_data_i</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>stall</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu0_stall_o</spirit:name></spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>stall</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu0_stall_o</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
 
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>bp</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu0_bp_i</spirit:name></spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>bp</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu0_bp_i</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>stb</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu0_stb_o</spirit:name></spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>stb</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu0_stb_o</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>we</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu0_we_o</spirit:name></spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>we</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu0_we_o</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>ack</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu0_ack_i</spirit:name></spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>ack</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu0_ack_i</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
 
 
</spirit:portMaps>
</spirit:busInterface>
</ipxact:portMaps>
 
</ipxact:abstractionType>
</ipxact:abstractionTypes>
<ipxact:master/>
</ipxact:busInterface>
 
 
 
 
 
</spirit:busInterfaces>
 
</ipxact:busInterfaces>
 
 
 
164,26 → 179,26
 
 
 
<spirit:model>
<spirit:views>
 
<ipxact:model>
<ipxact:views>
 
 
</spirit:views>
 
</ipxact:views>
 
 
 
<spirit:ports>
 
<ipxact:ports>
 
 
</spirit:ports>
 
</ipxact:ports>
 
 
</spirit:model>
 
</ipxact:model>
 
 
 
195,4 → 210,5
 
 
 
</spirit:component>
 
</ipxact:component>
/xml/adv_dbg_if_cpu1.xml
27,20 → 27,20
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>cpu1</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>cpu1</ipxact:version>
 
 
<spirit:componentGenerators>
<ipxact:componentGenerators>
 
 
 
47,19 → 47,19
 
 
 
<spirit:componentGenerator>
<spirit:name>gen_verilog</spirit:name>
<spirit:phase>104.0</spirit:phase>
<spirit:apiType>none</spirit:apiType>
<spirit:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></spirit:vendorExtensions>
<spirit:generatorExe>./tools/verilog/gen_verilog</spirit:generatorExe>
<spirit:parameters>
<spirit:parameter>
<spirit:name>destination</spirit:name>
<spirit:value>cpu1</spirit:value>
</spirit:parameter>
</spirit:parameters>
</spirit:componentGenerator>
<ipxact:componentGenerator>
<ipxact:name>gen_verilog</ipxact:name>
<ipxact:phase>104.0</ipxact:phase>
<ipxact:apiType>none</ipxact:apiType>
<ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
<ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
<ipxact:parameters>
<ipxact:parameter>
<ipxact:name>destination</ipxact:name>
<ipxact:value>cpu1</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</ipxact:componentGenerator>
 
 
 
69,142 → 69,142
 
 
 
</spirit:componentGenerators>
</ipxact:componentGenerators>
 
 
 
 
 
<spirit:fileSets>
<ipxact:fileSets>
 
 
 
<spirit:fileSet>
<spirit:name>fs-sim</spirit:name>
<ipxact:fileSet>
<ipxact:name>fs-sim</ipxact:name>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/cpu1_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/cpu1_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_top.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_top.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>crc32</spirit:logicalName>
<spirit:name>../verilog/adbg_crc32.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>crc32</ipxact:logicalName>
<ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_module</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_status_reg</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_status_reg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_status_reg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_status_reg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
 
 
<spirit:file>
<spirit:logicalName>bytefifo</spirit:logicalName>
<spirit:name>../verilog/adbg_bytefifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>bytefifo</ipxact:logicalName>
<ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncflop</spirit:logicalName>
<spirit:name>../verilog/adbg_syncflop.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncflop</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncreg</spirit:logicalName>
<spirit:name>../verilog/adbg_syncreg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncreg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
 
</spirit:fileSet>
</ipxact:fileSet>
 
 
</spirit:fileSets>
</ipxact:fileSets>
 
 
 
 
 
<spirit:model>
<spirit:views>
<ipxact:model>
<ipxact:views>
 
 
<spirit:view>
<spirit:name>jtag</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jtag_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jtag</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jtag_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>cpu1</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="cpu1_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>cpu1</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="cpu1_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>verilog</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="verilog"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>verilog</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="verilog"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
211,53 → 211,53
 
 
 
<spirit:view>
<spirit:name>sim</spirit:name><spirit:envIdentifier>:*Simulation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>syn</spirit:name><spirit:envIdentifier>:*Synthesis:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
<spirit:view>
<spirit:name>doc</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="documentation"/>
</spirit:vendorExtensions>
<spirit:envIdentifier>:*Documentation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
</spirit:view>
<ipxact:view>
<ipxact:name>doc</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="documentation"/>
</ipxact:vendorExtensions>
<ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
</ipxact:view>
 
 
 
</spirit:views>
</ipxact:views>
 
 
 
 
<spirit:ports>
<ipxact:ports>
 
 
 
</spirit:ports>
</ipxact:ports>
 
 
 
</spirit:model>
</ipxact:model>
 
 
 
270,4 → 270,4
 
 
 
</spirit:component>
</ipxact:component>
/xml/adv_dbg_if_cpu1_i.xml
27,133 → 27,148
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>cpu1_i</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>cpu1_i</ipxact:version>
 
 
 
 
 
<spirit:busInterfaces>
<ipxact:busInterfaces>
 
<spirit:busInterface><spirit:name>cpu1_clk</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="clock" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="clock" spirit:version="rtl"/>
<spirit:slave/>
<spirit:portMaps>
<spirit:portMap>
<spirit:logicalPort><spirit:name>clk</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu1_clk_i</spirit:name></spirit:physicalPort>
</spirit:portMap>
</spirit:portMaps>
</spirit:busInterface>
<ipxact:busInterface><ipxact:name>cpu1_clk</ipxact:name>
<ipxact:busType vendor="opencores.org" library="Busdefs" name="clock" version="def"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="clock" version="rtl"/>
<ipxact:portMaps>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>clk</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu1_clk_i</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
<ipxact:slave/>
 
</ipxact:busInterface>
 
 
 
<spirit:busInterface><spirit:name>cpu1_reset</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="reset" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="reset" spirit:version="rtl"/>
<spirit:master/>
<spirit:portMaps>
<spirit:portMap>
<spirit:logicalPort><spirit:name>reset</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu1_rst_o</spirit:name></spirit:physicalPort>
</spirit:portMap>
</spirit:portMaps>
</spirit:busInterface>
 
<ipxact:busInterface><ipxact:name>cpu1_reset</ipxact:name>
<ipxact:busType vendor="opencores.org" library="Busdefs" name="reset" version="def"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="reset" version="rtl"/>
<ipxact:portMaps>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>reset</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu1_rst_o</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
<ipxact:master/>
</ipxact:busInterface>
 
 
 
<spirit:busInterface><spirit:name>cpu1_debug</spirit:name>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="or1k" spirit:version="dbg_rtl"/>
<spirit:master/>
<spirit:portMaps>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>addr</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu1_addr_o</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:busInterface><ipxact:name>cpu1_debug</ipxact:name>
<ipxact:busType vendor="opencores.org" library="Busdefs" name="ot1k" version="def"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="or1k" version="dbg_rtl"/>
<ipxact:portMaps>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>addr</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu1_addr_o</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>wdata</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu1_data_o</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>wdata</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu1_data_o</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>rdata</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu1_data_i</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>rdata</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu1_data_i</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>stall</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu1_stall_o</spirit:name></spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>stall</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu1_stall_o</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>bp</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu1_bp_i</spirit:name></spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>bp</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu1_bp_i</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>stb</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu1_stb_o</spirit:name></spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>stb</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu1_stb_o</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>we</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu1_we_o</spirit:name></spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>we</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu1_we_o</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>ack</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>cpu1_ack_i</spirit:name></spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>ack</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>cpu1_ack_i</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
 
</spirit:portMaps>
</spirit:busInterface>
 
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
 
 
 
<ipxact:master/>
 
</ipxact:busInterface>
 
</spirit:busInterfaces>
 
 
 
 
 
</ipxact:busInterfaces>
 
 
 
164,30 → 179,30
 
 
 
<spirit:model>
<spirit:views>
 
 
 
</spirit:views>
 
 
<ipxact:model>
<ipxact:views>
 
 
<spirit:ports>
 
</ipxact:views>
 
 
</spirit:ports>
 
 
<ipxact:ports>
 
</spirit:model>
 
 
</ipxact:ports>
 
 
 
</ipxact:model>
 
 
 
195,4 → 210,9
 
 
 
</spirit:component>
 
 
 
 
 
</ipxact:component>
/xml/adv_dbg_if_jfifo.xml
27,17 → 27,17
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>jfifo</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>jfifo</ipxact:version>
 
 
 
48,24 → 48,24
 
 
 
<spirit:componentGenerators>
<ipxact:componentGenerators>
 
 
 
 
<spirit:componentGenerator>
<spirit:name>gen_verilog</spirit:name>
<spirit:phase>104.0</spirit:phase>
<spirit:apiType>none</spirit:apiType>
<spirit:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></spirit:vendorExtensions>
<spirit:generatorExe>./tools/verilog/gen_verilog</spirit:generatorExe>
<spirit:parameters>
<spirit:parameter>
<spirit:name>destination</spirit:name>
<spirit:value>fifo</spirit:value>
</spirit:parameter>
</spirit:parameters>
</spirit:componentGenerator>
<ipxact:componentGenerator>
<ipxact:name>gen_verilog</ipxact:name>
<ipxact:phase>104.0</ipxact:phase>
<ipxact:apiType>none</ipxact:apiType>
<ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
<ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
<ipxact:parameters>
<ipxact:parameter>
<ipxact:name>destination</ipxact:name>
<ipxact:value>fifo</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</ipxact:componentGenerator>
 
 
 
75,79 → 75,79
 
 
 
</spirit:componentGenerators>
</ipxact:componentGenerators>
 
 
 
 
 
<spirit:fileSets>
<ipxact:fileSets>
 
 
 
<spirit:fileSet>
<spirit:name>fs-sim</spirit:name>
<ipxact:fileSet>
<ipxact:name>fs-sim</ipxact:name>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/jfifo_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/jfifo_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_jfifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_jfifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>crc32</spirit:logicalName>
<spirit:name>../verilog/adbg_crc32.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>crc32</ipxact:logicalName>
<ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jfifo_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_jfifo_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jfifo_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jfifo_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jfifo_module</spirit:logicalName>
<spirit:name>../verilog/adbg_jfifo_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jfifo_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jfifo_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>bytefifo</spirit:logicalName>
<spirit:name>../verilog/adbg_bytefifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>bytefifo</ipxact:logicalName>
<ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncflop</spirit:logicalName>
<spirit:name>../verilog/adbg_syncflop.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncflop</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncreg</spirit:logicalName>
<spirit:name>../verilog/adbg_syncreg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncreg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
</spirit:fileSet>
</ipxact:fileSet>
 
 
 
155,77 → 155,77
 
 
 
<spirit:fileSet>
<spirit:name>fs-syn</spirit:name>
<ipxact:fileSet>
<ipxact:name>fs-syn</ipxact:name>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/SYNTHESYS</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/SYNTHESIS</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/jfifo_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/jfifo_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_jfifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_jfifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>crc32</spirit:logicalName>
<spirit:name>../verilog/adbg_crc32.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>crc32</ipxact:logicalName>
<ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jfifo_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_jfifo_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jfifo_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jfifo_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jfifo_module</spirit:logicalName>
<spirit:name>../verilog/adbg_jfifo_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jfifo_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jfifo_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>bytefifo</spirit:logicalName>
<spirit:name>../verilog/adbg_bytefifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>bytefifo</ipxact:logicalName>
<ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncflop</spirit:logicalName>
<spirit:name>../verilog/adbg_syncflop.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncflop</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncreg</spirit:logicalName>
<spirit:name>../verilog/adbg_syncreg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncreg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
</spirit:fileSet>
</ipxact:fileSet>
 
 
 
237,37 → 237,37
 
 
 
</spirit:fileSets>
</ipxact:fileSets>
 
 
 
 
 
<spirit:model>
<spirit:views>
<ipxact:model>
<ipxact:views>
 
 
<spirit:view>
<spirit:name>jtag</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jtag_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jtag</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jtag_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
<spirit:view>
<spirit:name>jfifo</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jfifo_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jfifo</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jfifo_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
275,15 → 275,15
 
 
 
<spirit:view>
<spirit:name>verilog</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="verilog"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>verilog</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="verilog"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
290,70 → 290,70
 
 
 
<spirit:view>
<spirit:name>sim</spirit:name><spirit:envIdentifier>:*Simulation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>syn</spirit:name><spirit:envIdentifier>:*Synthesis:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-syn</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-syn</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
 
 
<spirit:view>
<spirit:name>doc</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="documentation"/>
</spirit:vendorExtensions>
<spirit:envIdentifier>:*Documentation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
</spirit:view>
<ipxact:view>
<ipxact:name>doc</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="documentation"/>
</ipxact:vendorExtensions>
<ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
</ipxact:view>
 
 
 
</spirit:views>
</ipxact:views>
 
 
 
 
<spirit:ports>
<ipxact:ports>
 
 
<spirit:port>
<spirit:name>jsp_data_out</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction><spirit:vector><spirit:left>7</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:port>
<ipxact:port>
<ipxact:name>jsp_data_out</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>
 
 
<spirit:port>
<spirit:name>biu_wr_strobe</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction></spirit:wire>
</spirit:port>
<ipxact:port>
<ipxact:name>biu_wr_strobe</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>
 
 
 
 
</spirit:ports>
</ipxact:ports>
 
 
 
</spirit:model>
</ipxact:model>
 
 
 
366,4 → 366,4
 
 
 
</spirit:component>
</ipxact:component>
/xml/adv_dbg_if_jfifo_i.xml
27,122 → 27,138
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>jfifo_i</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>jfifo_i</ipxact:version>
 
 
 
 
 
<spirit:busInterfaces>
<ipxact:busInterfaces>
 
 
 
<spirit:busInterface><spirit:name>wb_jsp</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="wishbone" spirit:name="wishbone" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="wishbone" spirit:name="wishbone" spirit:version="rtl"/>
<spirit:slave/>
<spirit:portMaps>
<ipxact:busInterface><ipxact:name>wb_jsp</ipxact:name>
<ipxact:busType vendor="opencores.org" library="wishbone" name="wishbone" version="def"/>
 
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="wishbone" name="wishbone" version="rtl"/>
<ipxact:portMaps>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>wdata</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_dat_i</spirit:name>
<spirit:wire><spirit:vector><spirit:left>7</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>wdata</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_dat_i</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>stb</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_stb_i</spirit:name>
</spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>stb</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_stb_i</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
 
</ipxact:portMaps>
 
</spirit:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
 
</spirit:busInterface>
 
 
 
<ipxact:slave/>
 
</ipxact:busInterface>
 
 
 
 
 
<spirit:busInterface><spirit:name>wb_clk</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="clock" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="clock" spirit:version="rtl"/>
<spirit:slave/>
<spirit:portMaps>
<spirit:portMap>
<spirit:logicalPort><spirit:name>clk</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_clk_i</spirit:name></spirit:physicalPort>
</spirit:portMap>
</spirit:portMaps>
</spirit:busInterface>
 
 
 
 
<ipxact:busInterface><ipxact:name>wb_clk</ipxact:name>
<ipxact:busType vendor="opencores.org" library="Busdefs" name="clock" version="def"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="clock" version="rtl"/>
 
</spirit:busInterfaces>
<ipxact:portMaps>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>clk</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_clk_i</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
</ipxact:portMaps>
 
</ipxact:abstractionType>
</ipxact:abstractionTypes>
<ipxact:slave/>
 
</ipxact:busInterface>
 
 
 
 
 
</ipxact:busInterfaces>
 
 
<spirit:model>
<spirit:views>
 
 
 
 
 
</spirit:views>
 
 
<ipxact:model>
<ipxact:views>
 
 
<spirit:ports>
 
 
 
</ipxact:views>
 
</spirit:ports>
 
 
 
</spirit:model>
<ipxact:ports>
 
 
 
 
</ipxact:ports>
 
 
 
</ipxact:model>
 
 
 
 
 
</spirit:component>
 
 
 
 
 
 
 
</ipxact:component>
/xml/adv_dbg_if_jsp.xml
27,17 → 27,17
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>jsp</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>jsp</ipxact:version>
 
 
 
48,7 → 48,7
 
 
 
<spirit:componentGenerators>
<ipxact:componentGenerators>
 
 
 
56,19 → 56,19
 
 
 
<spirit:componentGenerator>
<spirit:name>gen_verilog</spirit:name>
<spirit:phase>104.0</spirit:phase>
<spirit:apiType>none</spirit:apiType>
<spirit:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></spirit:vendorExtensions>
<spirit:generatorExe>./tools/verilog/gen_verilog</spirit:generatorExe>
<spirit:parameters>
<spirit:parameter>
<spirit:name>destination</spirit:name>
<spirit:value>jsp</spirit:value>
</spirit:parameter>
</spirit:parameters>
</spirit:componentGenerator>
<ipxact:componentGenerator>
<ipxact:name>gen_verilog</ipxact:name>
<ipxact:phase>104.0</ipxact:phase>
<ipxact:apiType>none</ipxact:apiType>
<ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
<ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
<ipxact:parameters>
<ipxact:parameter>
<ipxact:name>destination</ipxact:name>
<ipxact:value>jsp</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</ipxact:componentGenerator>
 
 
 
78,113 → 78,113
 
 
 
</spirit:componentGenerators>
</ipxact:componentGenerators>
 
 
 
 
 
<spirit:fileSets>
<ipxact:fileSets>
 
 
 
<spirit:fileSet>
<spirit:name>fs-sim</spirit:name>
<ipxact:fileSet>
<ipxact:name>fs-sim</ipxact:name>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/jsp_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/jsp_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_top.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_top.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>crc32</spirit:logicalName>
<spirit:name>../verilog/adbg_crc32.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>crc32</ipxact:logicalName>
<ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jsp_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_jsp_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jsp_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jsp_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jsp_module</spirit:logicalName>
<spirit:name>../verilog/adbg_jsp_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jsp_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jsp_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>bytefifo</spirit:logicalName>
<spirit:name>../verilog/adbg_bytefifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>bytefifo</ipxact:logicalName>
<ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncflop</spirit:logicalName>
<spirit:name>../verilog/adbg_syncflop.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncflop</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncreg</spirit:logicalName>
<spirit:name>../verilog/adbg_syncreg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncreg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
 
</spirit:fileSet>
</ipxact:fileSet>
 
 
</spirit:fileSets>
</ipxact:fileSets>
 
 
 
 
 
<spirit:model>
<spirit:views>
<ipxact:model>
<ipxact:views>
 
 
<spirit:view>
<spirit:name>jtag</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jtag_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jtag</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jtag_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
<spirit:view>
<spirit:name>jsp</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jsp_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jsp</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jsp_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
192,15 → 192,15
 
 
 
<spirit:view>
<spirit:name>verilog</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="verilog"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>verilog</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="verilog"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
207,74 → 207,74
 
 
 
<spirit:view>
<spirit:name>sim</spirit:name><spirit:envIdentifier>:*Simulation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>syn</spirit:name><spirit:envIdentifier>:*Synthesis:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
<spirit:view>
<spirit:name>doc</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="documentation"/>
</spirit:vendorExtensions>
<spirit:envIdentifier>:*Documentation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
</spirit:view>
<ipxact:view>
<ipxact:name>doc</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="documentation"/>
</ipxact:vendorExtensions>
<ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
</ipxact:view>
 
 
 
</spirit:views>
</ipxact:views>
 
 
 
 
<spirit:ports>
<ipxact:ports>
 
 
<spirit:port><spirit:name>int_o</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction></spirit:wire>
</spirit:port>
<ipxact:port><ipxact:name>int_o</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>
 
 
<spirit:port><spirit:name>biu_wr_strobe</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction></spirit:wire>
</spirit:port>
<ipxact:port><ipxact:name>biu_wr_strobe</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>
 
 
 
 
<spirit:port>
<spirit:name>jsp_data_out</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>reg</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction><spirit:vector><spirit:left>7</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:port>
<ipxact:port>
<ipxact:name>jsp_data_out</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>
 
 
 
</spirit:ports>
</ipxact:ports>
 
 
 
</spirit:model>
</ipxact:model>
 
 
 
287,4 → 287,4
 
 
 
</spirit:component>
</ipxact:component>
/xml/adv_dbg_if_jsp_i.xml
27,145 → 27,149
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>jsp_i</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>jsp_i</ipxact:version>
 
<ipxact:busInterfaces>
 
 
 
<ipxact:busInterface><ipxact:name>wb_jsp</ipxact:name>
<ipxact:busType vendor="opencores.org" library="wishbone" name="wishbone" version="def"/>
 
<spirit:busInterfaces>
 
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="wishbone" name="wishbone" version="rtl"/>
<ipxact:portMaps>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>adr</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_adr_i</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:busInterface><spirit:name>wb_jsp</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="wishbone" spirit:name="wishbone" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="wishbone" spirit:name="wishbone" spirit:version="rtl"/>
<spirit:slave/>
<spirit:portMaps>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>adr</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_adr_i</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>wdata</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_dat_i</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>wdata</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_dat_i</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>rdata</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_dat_o</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>rdata</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_dat_o</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>sel</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_sel_i</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>sel</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_sel_i</spirit:name>
<spirit:wire><spirit:vector><spirit:left>3</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>we</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_we_i</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>we</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_we_i</spirit:name>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>cyc</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_cyc_i</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>cyc</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_cyc_i</spirit:name>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>stb</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_stb_i</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>stb</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_stb_i</spirit:name>
</spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>cab</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_cab_i</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>cab</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_cab_i</spirit:name>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>err</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_err_o</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>err</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_err_o</spirit:name>
</spirit:physicalPort>
</spirit:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>ack</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_ack_o</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>ack</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_ack_o</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>reg</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
</spirit:physicalPort>
</spirit:portMap>
 
 
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>cti</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_cti_i</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>2</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>bte</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_jsp_bte_i</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>cti</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_cti_i</spirit:name>
<spirit:wire><spirit:vector><spirit:left>2</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>bte</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_jsp_bte_i</spirit:name>
<spirit:wire><spirit:vector><spirit:left>1</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:slave/>
 
 
</ipxact:busInterface>
 
 
</spirit:portMaps>
 
</spirit:busInterface>
 
 
 
172,38 → 176,46
 
 
 
<ipxact:busInterface><ipxact:name>wb_clk</ipxact:name>
<ipxact:busType vendor="opencores.org" library="Busdefs" name="clock" version="def"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="clock" version="rtl"/>
<ipxact:portMaps>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>clk</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_clk_i</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
<ipxact:slave/>
</ipxact:busInterface>
 
 
<ipxact:busInterface><ipxact:name>wb_reset</ipxact:name>
<ipxact:busType vendor="opencores.org" library="Busdefs" name="reset" version="def"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="reset" version="rtl"/>
<ipxact:portMaps>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>reset</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_rst_i</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
<ipxact:slave/>
</ipxact:busInterface>
 
<spirit:busInterface><spirit:name>wb_clk</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="clock" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="clock" spirit:version="rtl"/>
<spirit:slave/>
<spirit:portMaps>
<spirit:portMap>
<spirit:logicalPort><spirit:name>clk</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_clk_i</spirit:name></spirit:physicalPort>
</spirit:portMap>
</spirit:portMaps>
</spirit:busInterface>
 
 
<spirit:busInterface><spirit:name>wb_reset</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="reset" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="reset" spirit:version="rtl"/>
<spirit:slave/>
<spirit:portMaps>
<spirit:portMap>
<spirit:logicalPort><spirit:name>reset</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_rst_i</spirit:name></spirit:physicalPort>
</spirit:portMap>
</spirit:portMaps>
</spirit:busInterface>
 
</ipxact:busInterfaces>
 
 
 
</spirit:busInterfaces>
 
 
 
210,31 → 222,31
 
 
 
<ipxact:model>
<ipxact:views>
 
 
 
<spirit:model>
<spirit:views>
 
 
</ipxact:views>
 
 
 
</spirit:views>
 
<ipxact:ports>
 
 
 
<spirit:ports>
 
</ipxact:ports>
 
 
 
</spirit:ports>
</ipxact:model>
 
 
 
</spirit:model>
 
 
 
244,7 → 256,4
 
 
 
 
 
 
</spirit:component>
</ipxact:component>
/xml/adv_dbg_if_jtag_i.xml
27,103 → 27,110
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>jtag_i</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>jtag_i</ipxact:version>
 
 
 
 
 
<spirit:busInterfaces>
<ipxact:busInterfaces>
 
<spirit:busInterface><spirit:name>jtag</spirit:name>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="cde" spirit:name="jtag" spirit:version="rpc_rtl"/>
<spirit:slave/>
<spirit:portMaps>
<ipxact:busInterface><ipxact:name>jtag</ipxact:name>
<ipxact:busType vendor="opencores.org" library="cde" name="jtag" version="rpc"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="cde" name="jtag" version="rpc_rtl"/>
<ipxact:portMaps>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>test_logic_reset</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>rst_i</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>test_logic_reset</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>rst_i</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>capture_dr</spirit:name></spirit:logicalPort>
<spirit:physicalPort>
<spirit:name>capture_dr_i</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>capture_dr</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort>
<ipxact:name>capture_dr_i</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>shift_dr</spirit:name></spirit:logicalPort>
<spirit:physicalPort>
<spirit:name>shift_dr_i</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>shift_dr</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort>
<ipxact:name>shift_dr_i</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>update_dr</spirit:name></spirit:logicalPort>
<spirit:physicalPort>
<spirit:name>update_dr_i</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>update_dr</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort>
<ipxact:name>update_dr_i</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>tdi</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>tdi_i</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>tdi</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>tdi_i</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>tdo</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>tdo_o</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>reg</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>tdo</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>tdo_o</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>select</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>debug_select_i</spirit:name>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>select</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>debug_select_i</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>clk</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>tck_i</spirit:name>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>clk</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>tck_i</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
 
</spirit:portMaps>
</spirit:busInterface>
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
 
 
<ipxact:slave/>
 
</ipxact:busInterface>
 
 
 
</spirit:busInterfaces>
 
 
 
</ipxact:busInterfaces>
 
 
 
131,30 → 138,30
 
 
 
<spirit:model>
<spirit:views>
 
 
 
<ipxact:model>
<ipxact:views>
 
</spirit:views>
 
 
 
</ipxact:views>
 
<spirit:ports>
 
 
 
<ipxact:ports>
 
</spirit:ports>
 
 
 
</spirit:model>
</ipxact:ports>
 
 
 
</ipxact:model>
 
 
 
164,4 → 171,7
 
 
 
</spirit:component>
 
 
 
</ipxact:component>
/xml/adv_dbg_if_wb.xml
27,33 → 27,33
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>wb</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>wb</ipxact:version>
 
<spirit:componentGenerators>
<ipxact:componentGenerators>
 
<spirit:componentGenerator>
<spirit:name>gen_verilog</spirit:name>
<spirit:phase>104.0</spirit:phase>
<spirit:apiType>none</spirit:apiType>
<spirit:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></spirit:vendorExtensions>
<spirit:generatorExe>./tools/verilog/gen_verilog</spirit:generatorExe>
<spirit:parameters>
<spirit:parameter>
<spirit:name>destination</spirit:name>
<spirit:value>wb</spirit:value>
</spirit:parameter>
</spirit:parameters>
</spirit:componentGenerator>
<ipxact:componentGenerator>
<ipxact:name>gen_verilog</ipxact:name>
<ipxact:phase>104.0</ipxact:phase>
<ipxact:apiType>none</ipxact:apiType>
<ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
<ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
<ipxact:parameters>
<ipxact:parameter>
<ipxact:name>destination</ipxact:name>
<ipxact:value>wb</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</ipxact:componentGenerator>
 
 
 
63,130 → 63,130
 
 
 
</spirit:componentGenerators>
</ipxact:componentGenerators>
 
 
 
 
 
<spirit:fileSets>
<ipxact:fileSets>
 
 
 
<spirit:fileSet>
<spirit:name>fs-sim</spirit:name>
<ipxact:fileSet>
<ipxact:name>fs-sim</ipxact:name>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/wb_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/wb_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_wb_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_top.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_top.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>crc32</spirit:logicalName>
<spirit:name>../verilog/adbg_crc32.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>crc32</ipxact:logicalName>
<ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>wb_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>wb_module</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>bytefifo</spirit:logicalName>
<spirit:name>../verilog/adbg_bytefifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>bytefifo</ipxact:logicalName>
<ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncflop</spirit:logicalName>
<spirit:name>../verilog/adbg_syncflop.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncflop</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncreg</spirit:logicalName>
<spirit:name>../verilog/adbg_syncreg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncreg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
 
</spirit:fileSet>
</ipxact:fileSet>
 
 
</spirit:fileSets>
</ipxact:fileSets>
 
 
 
 
 
<spirit:model>
<spirit:views>
<ipxact:model>
<ipxact:views>
 
 
<spirit:view>
<spirit:name>jtag</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jtag_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jtag</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jtag_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>wb</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="wb_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>wb</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="wb_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
<spirit:view>
<spirit:name>verilog</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="verilog"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>verilog</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="verilog"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
193,40 → 193,40
 
 
 
<spirit:view>
<spirit:name>sim</spirit:name><spirit:envIdentifier>:*Simulation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>syn</spirit:name><spirit:envIdentifier>:*Synthesis:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
<spirit:view>
<spirit:name>doc</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="documentation"/>
</spirit:vendorExtensions>
<spirit:envIdentifier>:*Documentation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
</spirit:view>
<ipxact:view>
<ipxact:name>doc</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="documentation"/>
</ipxact:vendorExtensions>
<ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
</ipxact:view>
 
 
 
</spirit:views>
</ipxact:views>
 
 
 
235,7 → 235,7
 
 
 
</spirit:model>
</ipxact:model>
 
 
 
248,4 → 248,4
 
 
 
</spirit:component>
</ipxact:component>
/xml/adv_dbg_if_wb_cpu0.xml
27,39 → 27,39
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>wb_cpu0</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>wb_cpu0</ipxact:version>
 
 
 
<spirit:componentGenerators>
<ipxact:componentGenerators>
 
 
 
 
 
<spirit:componentGenerator>
<spirit:name>gen_verilog</spirit:name>
<spirit:phase>104.0</spirit:phase>
<spirit:apiType>none</spirit:apiType>
<spirit:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></spirit:vendorExtensions>
<spirit:generatorExe>./tools/verilog/gen_verilog</spirit:generatorExe>
<spirit:parameters>
<spirit:parameter>
<spirit:name>destination</spirit:name>
<spirit:value>wb_cpu0</spirit:value>
</spirit:parameter>
</spirit:parameters>
</spirit:componentGenerator>
<ipxact:componentGenerator>
<ipxact:name>gen_verilog</ipxact:name>
<ipxact:phase>104.0</ipxact:phase>
<ipxact:apiType>none</ipxact:apiType>
<ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
<ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
<ipxact:parameters>
<ipxact:parameter>
<ipxact:name>destination</ipxact:name>
<ipxact:value>wb_cpu0</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</ipxact:componentGenerator>
 
 
 
69,163 → 69,163
 
 
 
</spirit:componentGenerators>
</ipxact:componentGenerators>
 
 
 
 
 
<spirit:fileSets>
<ipxact:fileSets>
 
 
 
<spirit:fileSet>
<spirit:name>fs-sim</spirit:name>
<ipxact:fileSet>
<ipxact:name>fs-sim</ipxact:name>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/wb_cpu0_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/wb_cpu0_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_wb_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_top.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_top.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>crc32</spirit:logicalName>
<spirit:name>../verilog/adbg_crc32.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>crc32</ipxact:logicalName>
<ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_module</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_status_reg</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_status_reg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_status_reg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_status_reg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>wb_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>wb_module</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>bytefifo</spirit:logicalName>
<spirit:name>../verilog/adbg_bytefifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>bytefifo</ipxact:logicalName>
<ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncflop</spirit:logicalName>
<spirit:name>../verilog/adbg_syncflop.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncflop</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncreg</spirit:logicalName>
<spirit:name>../verilog/adbg_syncreg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncreg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
 
</spirit:fileSet>
</ipxact:fileSet>
 
 
</spirit:fileSets>
</ipxact:fileSets>
 
 
 
 
 
<spirit:model>
<spirit:views>
<ipxact:model>
<ipxact:views>
 
 
<spirit:view>
<spirit:name>jtag</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jtag_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jtag</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jtag_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
 
<spirit:view>
<spirit:name>cpu0</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="cpu0_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>cpu0</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="cpu0_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>wb</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="wb_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>wb</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="wb_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
232,15 → 232,15
 
 
 
<spirit:view>
<spirit:name>verilog</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="verilog"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>verilog</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="verilog"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
247,53 → 247,53
 
 
 
<spirit:view>
<spirit:name>sim</spirit:name><spirit:envIdentifier>:*Simulation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>syn</spirit:name><spirit:envIdentifier>:*Synthesis:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
<spirit:view>
<spirit:name>doc</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="documentation"/>
</spirit:vendorExtensions>
<spirit:envIdentifier>:*Documentation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
</spirit:view>
<ipxact:view>
<ipxact:name>doc</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="documentation"/>
</ipxact:vendorExtensions>
<ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
</ipxact:view>
 
 
 
</spirit:views>
</ipxact:views>
 
 
 
 
<spirit:ports>
<ipxact:ports>
 
 
 
</spirit:ports>
</ipxact:ports>
 
 
 
</spirit:model>
</ipxact:model>
 
 
 
306,4 → 306,4
 
 
 
</spirit:component>
</ipxact:component>
/xml/adv_dbg_if_wb_cpu0_jfifo.xml
27,17 → 27,17
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>wb_cpu0_jfifo</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>wb_cpu0_jfifo</ipxact:version>
 
 
 
48,25 → 48,25
 
 
 
<spirit:componentGenerators>
<ipxact:componentGenerators>
 
 
 
 
 
<spirit:componentGenerator>
<spirit:name>gen_verilog</spirit:name>
<spirit:phase>104.0</spirit:phase>
<spirit:apiType>none</spirit:apiType>
<spirit:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></spirit:vendorExtensions>
<spirit:generatorExe>./tools/verilog/gen_verilog</spirit:generatorExe>
<spirit:parameters>
<spirit:parameter>
<spirit:name>destination</spirit:name>
<spirit:value>wb_cpu0_jfifo</spirit:value>
</spirit:parameter>
</spirit:parameters>
</spirit:componentGenerator>
<ipxact:componentGenerator>
<ipxact:name>gen_verilog</ipxact:name>
<ipxact:phase>104.0</ipxact:phase>
<ipxact:apiType>none</ipxact:apiType>
<ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
<ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
<ipxact:parameters>
<ipxact:parameter>
<ipxact:name>destination</ipxact:name>
<ipxact:value>wb_cpu0_jfifo</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</ipxact:componentGenerator>
 
 
 
76,315 → 76,315
 
 
 
</spirit:componentGenerators>
</ipxact:componentGenerators>
 
 
 
 
 
<spirit:fileSets>
<ipxact:fileSets>
 
 
 
<spirit:fileSet>
<spirit:name>fs-sim</spirit:name>
<ipxact:fileSet>
<ipxact:name>fs-sim</ipxact:name>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/wb_cpu0_jfifo_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/wb_cpu0_jfifo_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_wb_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_wb_cpu0_jfifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_cpu0_jfifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>crc32</spirit:logicalName>
<spirit:name>../verilog/adbg_crc32.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>crc32</ipxact:logicalName>
<ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jfifo_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_jfifo_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jfifo_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jfifo_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jfifo_module</spirit:logicalName>
<spirit:name>../verilog/adbg_jfifo_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jfifo_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jfifo_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>or1k_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_module</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_status_reg</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_status_reg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_status_reg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_status_reg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>wb_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>wb_module</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>bytefifo</spirit:logicalName>
<spirit:name>../verilog/adbg_bytefifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>bytefifo</ipxact:logicalName>
<ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncflop</spirit:logicalName>
<spirit:name>../verilog/adbg_syncflop.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncflop</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncreg</spirit:logicalName>
<spirit:name>../verilog/adbg_syncreg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncreg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
 
</spirit:fileSet>
</ipxact:fileSet>
 
 
 
 
<spirit:fileSet>
<spirit:name>fs-syn</spirit:name>
<ipxact:fileSet>
<ipxact:name>fs-syn</ipxact:name>
 
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/SYNTHESYS</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/SYNTHESIS</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/wb_cpu0_jfifo_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/wb_cpu0_jfifo_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_wb_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_wb_cpu0_jfifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_cpu0_jfifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>crc32</spirit:logicalName>
<spirit:name>../verilog/adbg_crc32.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>crc32</ipxact:logicalName>
<ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jfifo_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_jfifo_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jfifo_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jfifo_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jfifo_module</spirit:logicalName>
<spirit:name>../verilog/adbg_jfifo_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jfifo_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jfifo_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>or1k_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_module</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_status_reg</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_status_reg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_status_reg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_status_reg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>wb_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>wb_module</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>bytefifo</spirit:logicalName>
<spirit:name>../verilog/adbg_bytefifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>bytefifo</ipxact:logicalName>
<ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncflop</spirit:logicalName>
<spirit:name>../verilog/adbg_syncflop.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncflop</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncreg</spirit:logicalName>
<spirit:name>../verilog/adbg_syncreg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncreg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
 
</spirit:fileSet>
</ipxact:fileSet>
 
 
</spirit:fileSets>
</ipxact:fileSets>
 
 
 
 
 
<spirit:model>
<spirit:views>
<ipxact:model>
<ipxact:views>
 
 
<spirit:view>
<spirit:name>jtag</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jtag_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jtag</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jtag_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>cpu0</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="cpu0_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>cpu0</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="cpu0_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>wb</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="wb_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>wb</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="wb_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
 
<spirit:view>
<spirit:name>jfifo</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jfifo_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jfifo</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jfifo_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
392,15 → 392,15
 
 
 
<spirit:view>
<spirit:name>verilog</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="verilog"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>verilog</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="verilog"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
407,76 → 407,76
 
 
 
<spirit:view>
<spirit:name>sim</spirit:name><spirit:envIdentifier>:*Simulation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>syn</spirit:name><spirit:envIdentifier>:*Synthesis:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-syn</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-syn</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
<spirit:view>
<spirit:name>doc</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="documentation"/>
</spirit:vendorExtensions>
<spirit:envIdentifier>:*Documentation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
</spirit:view>
<ipxact:view>
<ipxact:name>doc</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="documentation"/>
</ipxact:vendorExtensions>
<ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
</ipxact:view>
 
 
 
</spirit:views>
</ipxact:views>
 
 
 
 
<spirit:ports>
<ipxact:ports>
 
 
<spirit:port><spirit:name>int_o</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction></spirit:wire>
</spirit:port>
<ipxact:port><ipxact:name>int_o</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>
 
 
 
 
<spirit:port><spirit:name>biu_wr_strobe</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction></spirit:wire>
</spirit:port>
<ipxact:port><ipxact:name>biu_wr_strobe</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>
 
 
 
 
<spirit:port>
<spirit:name>jsp_data_out</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>reg</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction><spirit:vector><spirit:left>7</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:port>
<ipxact:port>
<ipxact:name>jsp_data_out</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>
 
 
 
</spirit:ports>
</ipxact:ports>
 
 
 
</spirit:model>
</ipxact:model>
 
 
 
489,4 → 489,4
 
 
 
</spirit:component>
</ipxact:component>
/xml/adv_dbg_if_wb_cpu0_jsp.xml
27,17 → 27,17
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>wb_cpu0_jsp</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>wb_cpu0_jsp</ipxact:version>
 
 
 
48,24 → 48,24
 
 
 
<spirit:componentGenerators>
<ipxact:componentGenerators>
 
 
 
 
<spirit:componentGenerator>
<spirit:name>gen_verilog</spirit:name>
<spirit:phase>104.0</spirit:phase>
<spirit:apiType>none</spirit:apiType>
<spirit:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></spirit:vendorExtensions>
<spirit:generatorExe>./tools/verilog/gen_verilog</spirit:generatorExe>
<spirit:parameters>
<spirit:parameter>
<spirit:name>destination</spirit:name>
<spirit:value>wb_cpu0_jsp</spirit:value>
</spirit:parameter>
</spirit:parameters>
</spirit:componentGenerator>
<ipxact:componentGenerator>
<ipxact:name>gen_verilog</ipxact:name>
<ipxact:phase>104.0</ipxact:phase>
<ipxact:apiType>none</ipxact:apiType>
<ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
<ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
<ipxact:parameters>
<ipxact:parameter>
<ipxact:name>destination</ipxact:name>
<ipxact:value>wb_cpu0_jsp</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</ipxact:componentGenerator>
 
 
 
75,187 → 75,187
 
 
 
</spirit:componentGenerators>
</ipxact:componentGenerators>
 
 
 
 
 
<spirit:fileSets>
<ipxact:fileSets>
 
 
 
<spirit:fileSet>
<spirit:name>fs-sim</spirit:name>
<ipxact:fileSet>
<ipxact:name>fs-sim</ipxact:name>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/wb_cpu0_jsp_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/wb_cpu0_jsp_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_wb_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_top.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_top.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>crc32</spirit:logicalName>
<spirit:name>../verilog/adbg_crc32.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>crc32</ipxact:logicalName>
<ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jsp_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_jsp_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jsp_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jsp_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jsp_module</spirit:logicalName>
<spirit:name>../verilog/adbg_jsp_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jsp_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jsp_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>or1k_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_module</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_status_reg</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_status_reg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_status_reg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_status_reg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>wb_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>wb_module</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>bytefifo</spirit:logicalName>
<spirit:name>../verilog/adbg_bytefifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>bytefifo</ipxact:logicalName>
<ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncflop</spirit:logicalName>
<spirit:name>../verilog/adbg_syncflop.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncflop</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncreg</spirit:logicalName>
<spirit:name>../verilog/adbg_syncreg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncreg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
 
</spirit:fileSet>
</ipxact:fileSet>
 
 
</spirit:fileSets>
</ipxact:fileSets>
 
 
 
 
 
<spirit:model>
<spirit:views>
<ipxact:model>
<ipxact:views>
 
 
<spirit:view>
<spirit:name>jtag</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jtag_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jtag</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jtag_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>cpu0</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="cpu0_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>cpu0</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="cpu0_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>wb</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="wb_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>wb</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="wb_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
 
<spirit:view>
<spirit:name>jsp</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jsp_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jsp</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jsp_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
263,15 → 263,15
 
 
 
<spirit:view>
<spirit:name>verilog</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="verilog"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>verilog</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="verilog"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
278,76 → 278,76
 
 
 
<spirit:view>
<spirit:name>sim</spirit:name><spirit:envIdentifier>:*Simulation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>syn</spirit:name><spirit:envIdentifier>:*Synthesis:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
<spirit:view>
<spirit:name>doc</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="documentation"/>
</spirit:vendorExtensions>
<spirit:envIdentifier>:*Documentation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
</spirit:view>
<ipxact:view>
<ipxact:name>doc</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="documentation"/>
</ipxact:vendorExtensions>
<ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
</ipxact:view>
 
 
 
</spirit:views>
</ipxact:views>
 
 
 
 
<spirit:ports>
<ipxact:ports>
 
 
<spirit:port><spirit:name>int_o</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction></spirit:wire>
</spirit:port>
<ipxact:port><ipxact:name>int_o</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>
 
 
 
 
<spirit:port><spirit:name>biu_wr_strobe</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction></spirit:wire>
</spirit:port>
<ipxact:port><ipxact:name>biu_wr_strobe</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>
 
 
 
 
<spirit:port>
<spirit:name>jsp_data_out</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>reg</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction><spirit:vector><spirit:left>7</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:port>
<ipxact:port>
<ipxact:name>jsp_data_out</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction><ipxact:vectors><ipxact:vector><ipxact:left>7</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:port>
 
 
 
</spirit:ports>
</ipxact:ports>
 
 
 
</spirit:model>
</ipxact:model>
 
 
 
360,4 → 360,4
 
 
 
</spirit:component>
</ipxact:component>
/xml/adv_dbg_if_wb_cpu2_jsp.xml
27,17 → 27,17
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>wb_cpu2_jsp</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>wb_cpu2_jsp</ipxact:version>
 
 
 
46,25 → 46,25
 
 
 
<spirit:componentGenerators>
<ipxact:componentGenerators>
 
 
 
 
 
<spirit:componentGenerator>
<spirit:name>gen_verilog</spirit:name>
<spirit:phase>104.0</spirit:phase>
<spirit:apiType>none</spirit:apiType>
<spirit:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></spirit:vendorExtensions>
<spirit:generatorExe>./tools/verilog/gen_verilog</spirit:generatorExe>
<spirit:parameters>
<spirit:parameter>
<spirit:name>destination</spirit:name>
<spirit:value>wb_cpu2_jsp</spirit:value>
</spirit:parameter>
</spirit:parameters>
</spirit:componentGenerator>
<ipxact:componentGenerator>
<ipxact:name>gen_verilog</ipxact:name>
<ipxact:phase>104.0</ipxact:phase>
<ipxact:apiType>none</ipxact:apiType>
<ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions>
<ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe>
<ipxact:parameters>
<ipxact:parameter>
<ipxact:name>destination</ipxact:name>
<ipxact:value>wb_cpu2_jsp</ipxact:value>
</ipxact:parameter>
</ipxact:parameters>
</ipxact:componentGenerator>
 
 
 
74,198 → 74,198
 
 
 
</spirit:componentGenerators>
</ipxact:componentGenerators>
 
 
 
 
 
<spirit:fileSets>
<ipxact:fileSets>
 
 
 
<spirit:fileSet>
<spirit:name>fs-sim</spirit:name>
<ipxact:fileSet>
<ipxact:name>fs-sim</ipxact:name>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/wb_cpu2_jsp_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/wb_cpu2_jsp_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_wb_defines.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>include</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_defines.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>include</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName></spirit:logicalName>
<spirit:name>../verilog/adbg_top.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName></ipxact:logicalName>
<ipxact:name>../verilog/adbg_top.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>crc32</spirit:logicalName>
<spirit:name>../verilog/adbg_crc32.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>crc32</ipxact:logicalName>
<ipxact:name>../verilog/adbg_crc32.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jsp_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_jsp_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jsp_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jsp_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>jsp_module</spirit:logicalName>
<spirit:name>../verilog/adbg_jsp_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>jsp_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_jsp_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>or1k_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_module</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>or1k_status_reg</spirit:logicalName>
<spirit:name>../verilog/adbg_or1k_status_reg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>or1k_status_reg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_or1k_status_reg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>wb_biu</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_biu.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_biu</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_biu.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>wb_module</spirit:logicalName>
<spirit:name>../verilog/adbg_wb_module.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>wb_module</ipxact:logicalName>
<ipxact:name>../verilog/adbg_wb_module.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
<spirit:file>
<spirit:logicalName>bytefifo</spirit:logicalName>
<spirit:name>../verilog/adbg_bytefifo.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>bytefifo</ipxact:logicalName>
<ipxact:name>../verilog/adbg_bytefifo.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncflop</spirit:logicalName>
<spirit:name>../verilog/adbg_syncflop.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncflop</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncflop.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
<spirit:file>
<spirit:logicalName>syncreg</spirit:logicalName>
<spirit:name>../verilog/adbg_syncreg.v</spirit:name>
<spirit:fileType>verilogSource</spirit:fileType>
<spirit:userFileType>module</spirit:userFileType>
</spirit:file>
<ipxact:file>
<ipxact:logicalName>syncreg</ipxact:logicalName>
<ipxact:name>../verilog/adbg_syncreg.v</ipxact:name>
<ipxact:fileType>verilogSource</ipxact:fileType>
<ipxact:userFileType>module</ipxact:userFileType>
</ipxact:file>
 
 
 
</spirit:fileSet>
</ipxact:fileSet>
 
 
</spirit:fileSets>
</ipxact:fileSets>
 
 
 
 
 
<spirit:model>
<spirit:views>
<ipxact:model>
<ipxact:views>
 
 
<spirit:view>
<spirit:name>jtag</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jtag_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jtag</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jtag_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>cpu0</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="cpu0_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>cpu0</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="cpu0_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>wb</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="wb_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>wb</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="wb_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
<spirit:view>
<spirit:name>cpu1</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="cpu1_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>cpu1</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="cpu1_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
<spirit:view>
<spirit:name>jsp</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="adv_debug_sys"
spirit:name="adv_dbg_if"
spirit:version="jsp_i"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>jsp</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="adv_debug_sys"
ipxact:name="adv_dbg_if"
ipxact:version="jsp_i"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
273,15 → 273,15
 
 
 
<spirit:view>
<spirit:name>verilog</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="verilog"/>
</spirit:vendorExtensions>
</spirit:view>
<ipxact:view>
<ipxact:name>verilog</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="verilog"/>
</ipxact:vendorExtensions>
</ipxact:view>
 
 
 
288,59 → 288,59
 
 
 
<spirit:view>
<spirit:name>sim</spirit:name><spirit:envIdentifier>:*Simulation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
 
<spirit:view>
<spirit:name>syn</spirit:name><spirit:envIdentifier>:*Synthesis:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
<spirit:modelName></spirit:modelName>
<spirit:fileSetRef>
<spirit:localName>fs-sim</spirit:localName>
</spirit:fileSetRef>
</spirit:view>
<ipxact:view>
<ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
<ipxact:modelName></ipxact:modelName>
<ipxact:fileSetRef>
<ipxact:localName>fs-sim</ipxact:localName>
</ipxact:fileSetRef>
</ipxact:view>
 
<spirit:view>
<spirit:name>doc</spirit:name>
<spirit:vendorExtensions>
<spirit:componentRef spirit:vendor="opencores.org"
spirit:library="Testbench"
spirit:name="toolflow"
spirit:version="documentation"/>
</spirit:vendorExtensions>
<spirit:envIdentifier>:*Documentation:*</spirit:envIdentifier>
<spirit:language>Verilog</spirit:language>
</spirit:view>
<ipxact:view>
<ipxact:name>doc</ipxact:name>
<ipxact:vendorExtensions>
<ipxact:componentRef ipxact:vendor="opencores.org"
ipxact:library="Testbench"
ipxact:name="toolflow"
ipxact:version="documentation"/>
</ipxact:vendorExtensions>
<ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier>
<ipxact:language>Verilog</ipxact:language>
</ipxact:view>
 
 
 
</spirit:views>
</ipxact:views>
 
 
 
 
<spirit:ports>
<ipxact:ports>
 
 
<spirit:port><spirit:name>int_o</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
<spirit:wire><spirit:direction>out</spirit:direction></spirit:wire>
</spirit:port>
<ipxact:port><ipxact:name>int_o</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
<ipxact:wire><ipxact:direction>out</ipxact:direction></ipxact:wire>
</ipxact:port>
 
 
 
</spirit:ports>
</ipxact:ports>
 
 
 
</spirit:model>
</ipxact:model>
 
 
 
353,4 → 353,4
 
 
 
</spirit:component>
</ipxact:component>
/xml/adv_dbg_if_wb_i.xml
27,23 → 27,23
// from http://www.opencores.org/lgpl.shtml //
// //
-->
<spirit:component
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009"
<ipxact:component
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014"
xmlns:socgen="http://opencores.org"
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance"
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd">
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd">
 
<spirit:vendor>opencores.org</spirit:vendor>
<spirit:library>adv_debug_sys</spirit:library>
<spirit:name>adv_dbg_if</spirit:name>
<spirit:version>wb_i</spirit:version> <spirit:configuration>default</spirit:configuration>
<ipxact:vendor>opencores.org</ipxact:vendor>
<ipxact:library>adv_debug_sys</ipxact:library>
<ipxact:name>adv_dbg_if</ipxact:name>
<ipxact:version>wb_i</ipxact:version>
 
 
 
 
 
<spirit:busInterfaces>
<ipxact:busInterfaces>
 
 
 
52,162 → 52,177
 
 
 
<spirit:busInterface><spirit:name>wb_clk</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="clock" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="clock" spirit:version="rtl"/>
<spirit:slave/>
<spirit:portMaps>
<spirit:portMap>
<spirit:logicalPort><spirit:name>clk</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_clk_i</spirit:name></spirit:physicalPort>
</spirit:portMap>
</spirit:portMaps>
</spirit:busInterface>
<ipxact:busInterface><ipxact:name>wb_clk</ipxact:name>
<ipxact:busType vendor="opencores.org" library="Busdefs" name="clock" version="def"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="clock" version="rtl"/>
 
<ipxact:portMaps>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>clk</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_clk_i</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
</ipxact:portMaps>
 
<spirit:busInterface><spirit:name>wb_reset</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="reset" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="Busdefs" spirit:name="reset" spirit:version="rtl"/>
<spirit:slave/>
<spirit:portMaps>
<spirit:portMap>
<spirit:logicalPort><spirit:name>reset</spirit:name></spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_rst_i</spirit:name></spirit:physicalPort>
</spirit:portMap>
</spirit:portMaps>
</spirit:busInterface>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
<ipxact:slave/>
</ipxact:busInterface>
 
 
<ipxact:busInterface><ipxact:name>wb_reset</ipxact:name>
<ipxact:busType vendor="opencores.org" library="Busdefs" name="reset" version="def"/>
 
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="Busdefs" name="reset" version="rtl"/>
<ipxact:portMaps>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>reset</ipxact:name></ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_rst_i</ipxact:name></ipxact:physicalPort>
</ipxact:portMap>
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
 
<ipxact:slave/>
 
</ipxact:busInterface>
 
<spirit:busInterface><spirit:name>wb</spirit:name>
<spirit:busType spirit:vendor="opencores.org" spirit:library="wishbone" spirit:name="wishbone" spirit:version="def"/>
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="wishbone" spirit:name="wishbone" spirit:version="rtl"/>
<spirit:master/>
<spirit:portMaps>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>adr</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_adr_o</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
 
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>wdata</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_dat_o</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
 
<ipxact:busInterface><ipxact:name>wb</ipxact:name>
<ipxact:busType vendor="opencores.org" library="wishbone" name="wishbone" version="def"/>
<ipxact:abstractionTypes>
<ipxact:abstractionType>
<ipxact:abstractionRef vendor="opencores.org" library="wishbone" name="wishbone" version="rtl"/>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>rdata</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_dat_i</spirit:name>
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMaps>
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>adr</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_adr_o</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>sel</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_sel_o</spirit:name>
<spirit:wire><spirit:vector><spirit:left>3</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>we</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_we_o</spirit:name>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>wdata</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_dat_o</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>cyc</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_cyc_o</spirit:name>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>rdata</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_dat_i</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>stb</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_stb_o</spirit:name>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>sel</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_sel_o</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>ack</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_ack_i</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>we</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_we_o</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>cab</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_cab_o</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>cyc</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_cyc_o</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>err</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_err_i</spirit:name>
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>stb</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_stb_o</ipxact:name>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>ack</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_ack_i</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
</ipxact:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>cti</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_cti_o</spirit:name>
<spirit:wire><spirit:vector><spirit:left>2</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
 
<spirit:portMap>
<spirit:logicalPort><spirit:name>bte</spirit:name>
</spirit:logicalPort>
<spirit:physicalPort><spirit:name>wb_bte_o</spirit:name>
<spirit:wire><spirit:vector><spirit:left>1</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire>
</spirit:physicalPort>
</spirit:portMap>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>cab</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_cab_o</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>err</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_err_i</ipxact:name>
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
 
</spirit:portMaps>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>cti</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_cti_o</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>2</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
</spirit:busInterface>
<ipxact:portMap>
<ipxact:logicalPort><ipxact:name>bte</ipxact:name>
</ipxact:logicalPort>
<ipxact:physicalPort><ipxact:name>wb_bte_o</ipxact:name>
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire>
</ipxact:physicalPort>
</ipxact:portMap>
 
 
</ipxact:portMaps>
</ipxact:abstractionType>
</ipxact:abstractionTypes>
<ipxact:master/>
 
 
 
 
</spirit:busInterfaces>
 
</ipxact:busInterface>
 
 
 
214,27 → 229,35
 
 
 
</ipxact:busInterfaces>
 
 
 
 
 
<spirit:model>
 
 
 
 
</spirit:model>
 
 
 
<ipxact:model>
 
 
 
 
</ipxact:model>
 
 
 
 
 
</spirit:component>
 
 
 
 
 
 
 
</ipxact:component>

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.