URL
https://opencores.org/ocsvn/socgen/socgen/trunk
Subversion Repositories socgen
Compare Revisions
- This comparison shows the changes necessary to convert path
/socgen/trunk/common/opencores.org/Testbench/bfms/or1200_dbg_model/rtl
- from Rev 134 to Rev 135
- ↔ Reverse comparison
Rev 134 → Rev 135
/xml/or1200_dbg_model_def.xml
27,361 → 27,377
// from http://www.opencores.org/lgpl.shtml // |
// // |
--> |
<spirit:component |
xmlns:spirit="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009" |
<ipxact:component |
xmlns:ipxact="http://www.accellera.org/XMLSchema/IPXACT/1685-2014" |
xmlns:socgen="http://opencores.org" |
xmlns:xsi="http://www.w3.org/2001/XMLSchema-instance" |
xsi:schemaLocation="http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009 |
http://www.spiritconsortium.org/XMLSchema/SPIRIT/1685-2009/index.xsd"> |
xsi:schemaLocation="http://www.accellera.org/XMLSchema/IPXACT/1685-2014 |
http://www.accellera.org/XMLSchema/IPXACT/1685-2014/index.xsd"> |
|
<spirit:vendor>opencores.org</spirit:vendor> |
<spirit:library>Testbench</spirit:library> |
<spirit:name>or1200_dbg_model</spirit:name> |
<spirit:version>def</spirit:version> <spirit:configuration>default</spirit:configuration> |
<ipxact:vendor>opencores.org</ipxact:vendor> |
<ipxact:library>Testbench</ipxact:library> |
<ipxact:name>or1200_dbg_model</ipxact:name> |
<ipxact:version>def</ipxact:version> |
|
<spirit:busInterfaces> |
<ipxact:busInterfaces> |
|
|
|
|
|
<spirit:busInterface><spirit:name>debug</spirit:name> |
<spirit:abstractionType spirit:vendor="opencores.org" spirit:library="or1k" spirit:name="or1200" spirit:version="dbg_rtl"/> |
<spirit:master/> |
<spirit:portMaps> |
<ipxact:busInterface><ipxact:name>debug</ipxact:name> |
<ipxact:busType vendor="opencores.org" library="Busdefs" name="or1k" version="dbg"/> |
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>addr</spirit:name> |
</spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_adr_i</spirit:name> |
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire> |
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>reg</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs> |
</spirit:physicalPort> |
</spirit:portMap> |
<ipxact:abstractionTypes> |
<ipxact:abstractionType> |
<ipxact:abstractionRef vendor="opencores.org" library="or1k" name="or1200" version="dbg_rtl"/> |
|
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>wdata</spirit:name> |
</spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_dat_i</spirit:name> |
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire> |
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>reg</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs> |
</spirit:physicalPort> |
</spirit:portMap> |
|
<ipxact:portMaps> |
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>rdata</spirit:name> |
</spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_dat_o</spirit:name> |
<spirit:wire><spirit:vector><spirit:left>31</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire> |
</spirit:physicalPort> |
</spirit:portMap> |
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>addr</ipxact:name> |
</ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_adr_i</ipxact:name> |
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire> |
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs> |
</ipxact:physicalPort> |
</ipxact:portMap> |
|
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>lss</spirit:name> |
</spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_lss_o</spirit:name> |
<spirit:wire><spirit:vector><spirit:left>3</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire> |
</spirit:physicalPort> |
</spirit:portMap> |
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>wdata</ipxact:name> |
</ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_dat_i</ipxact:name> |
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire> |
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs> |
</ipxact:physicalPort> |
</ipxact:portMap> |
|
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>is</spirit:name> |
</spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_is_o</spirit:name> |
<spirit:wire><spirit:vector><spirit:left>1</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire> |
</spirit:physicalPort> |
</spirit:portMap> |
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>rdata</ipxact:name> |
</ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_dat_o</ipxact:name> |
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>31</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire> |
</ipxact:physicalPort> |
</ipxact:portMap> |
|
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>wp</spirit:name> |
</spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_wp_o</spirit:name> |
<spirit:wire><spirit:vector><spirit:left>10</spirit:left><spirit:right>0</spirit:right></spirit:vector></spirit:wire> |
</spirit:physicalPort> |
</spirit:portMap> |
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>lss</ipxact:name> |
</ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_lss_o</ipxact:name> |
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>3</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire> |
</ipxact:physicalPort> |
</ipxact:portMap> |
|
|
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>is</ipxact:name> |
</ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_is_o</ipxact:name> |
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>1</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire> |
</ipxact:physicalPort> |
</ipxact:portMap> |
|
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>stall</spirit:name></spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_stall_i</spirit:name> |
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>reg</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs> |
</spirit:physicalPort> |
</spirit:portMap> |
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>wp</ipxact:name> |
</ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_wp_o</ipxact:name> |
<ipxact:wire><ipxact:vectors><ipxact:vector><ipxact:left>10</ipxact:left><ipxact:right>0</ipxact:right></ipxact:vector></ipxact:vectors></ipxact:wire> |
</ipxact:physicalPort> |
</ipxact:portMap> |
|
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>ewt</spirit:name></spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_ewt_i</spirit:name> |
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>reg</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs> |
</spirit:physicalPort> |
</spirit:portMap> |
|
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>bp</spirit:name></spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_bp_o</spirit:name> |
</spirit:physicalPort> |
</spirit:portMap> |
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>stall</ipxact:name></ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_stall_i</ipxact:name> |
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs> |
</ipxact:physicalPort> |
</ipxact:portMap> |
|
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>stb</spirit:name></spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_stb_i</spirit:name> |
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>reg</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs> |
</spirit:physicalPort> |
</spirit:portMap> |
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>ewt</ipxact:name></ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_ewt_i</ipxact:name> |
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs> |
</ipxact:physicalPort> |
</ipxact:portMap> |
|
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>we</spirit:name></spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_we_i</spirit:name> |
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>reg</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs> |
</spirit:physicalPort> |
</spirit:portMap> |
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>bp</ipxact:name></ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_bp_o</ipxact:name> |
</ipxact:physicalPort> |
</ipxact:portMap> |
|
|
<spirit:portMap> |
<spirit:logicalPort><spirit:name>ack</spirit:name></spirit:logicalPort> |
<spirit:physicalPort><spirit:name>dbg_ack_o</spirit:name></spirit:physicalPort> |
</spirit:portMap> |
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>stb</ipxact:name></ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_stb_i</ipxact:name> |
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs> |
</ipxact:physicalPort> |
</ipxact:portMap> |
|
|
</spirit:portMaps> |
</spirit:busInterface> |
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>we</ipxact:name></ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_we_i</ipxact:name> |
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>reg</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs> |
</ipxact:physicalPort> |
</ipxact:portMap> |
|
|
</spirit:busInterfaces> |
<ipxact:portMap> |
<ipxact:logicalPort><ipxact:name>ack</ipxact:name></ipxact:logicalPort> |
<ipxact:physicalPort><ipxact:name>dbg_ack_o</ipxact:name></ipxact:physicalPort> |
</ipxact:portMap> |
|
|
</ipxact:portMaps> |
|
|
</ipxact:abstractionType> |
</ipxact:abstractionTypes> |
|
|
|
|
<spirit:componentGenerators> |
<ipxact:master/> |
|
</ipxact:busInterface> |
|
<spirit:componentGenerator> |
<spirit:name>gen_verilog_sim</spirit:name> |
<spirit:phase>104.0</spirit:phase> |
<spirit:apiType>none</spirit:apiType> |
<spirit:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></spirit:vendorExtensions> |
<spirit:generatorExe>./tools/verilog/gen_verilog</spirit:generatorExe> |
<spirit:parameters> |
<spirit:parameter> |
<spirit:name>destination</spirit:name> |
<spirit:value>top.out.sim</spirit:value> |
</spirit:parameter> |
<spirit:parameter> |
<spirit:name>dest_dir</spirit:name> |
<spirit:value>../verilog</spirit:value> |
</spirit:parameter> |
</spirit:parameters> |
</spirit:componentGenerator> |
|
</ipxact:busInterfaces> |
|
<spirit:componentGenerator> |
<spirit:name>gen_verilog_syn</spirit:name> |
<spirit:phase>104.0</spirit:phase> |
<spirit:apiType>none</spirit:apiType> |
<spirit:vendorExtensions><socgen:envIdentifier>:*Synthesis:*</socgen:envIdentifier></spirit:vendorExtensions> |
<spirit:generatorExe>./tools/verilog/gen_verilog</spirit:generatorExe> |
<spirit:parameters> |
<spirit:parameter> |
<spirit:name>destination</spirit:name> |
<spirit:value>top.out.syn</spirit:value> |
</spirit:parameter> |
<spirit:parameter> |
<spirit:name>dest_dir</spirit:name> |
<spirit:value>../verilog</spirit:value> |
</spirit:parameter> |
</spirit:parameters> |
</spirit:componentGenerator> |
|
|
|
<spirit:componentGenerator> |
<spirit:name>gen_verilogLib_sim</spirit:name> |
<spirit:phase>105.0</spirit:phase> |
<spirit:apiType>none</spirit:apiType> |
<spirit:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></spirit:vendorExtensions> |
<spirit:generatorExe>./tools/verilog/gen_verilogLib</spirit:generatorExe> |
<spirit:parameters> |
<spirit:parameter> |
<spirit:name>dest_dir</spirit:name> |
<spirit:value>../views</spirit:value> |
</spirit:parameter> |
<spirit:parameter> |
<spirit:name>view</spirit:name> |
<spirit:value>sim</spirit:value> |
</spirit:parameter> |
</spirit:parameters> |
</spirit:componentGenerator> |
|
|
<spirit:componentGenerator> |
<spirit:name>gen_verilogLib_syn</spirit:name> |
<spirit:phase>105.0</spirit:phase> |
<spirit:apiType>none</spirit:apiType> |
<spirit:vendorExtensions><socgen:envIdentifier>:*Synthesis:*</socgen:envIdentifier></spirit:vendorExtensions> |
<spirit:generatorExe>./tools/verilog/gen_verilogLib</spirit:generatorExe> |
<spirit:parameters> |
<spirit:parameter> |
<spirit:name>dest_dir</spirit:name> |
<spirit:value>../views</spirit:value> |
</spirit:parameter> |
<spirit:parameter> |
<spirit:name>view</spirit:name> |
<spirit:value>syn</spirit:value> |
</spirit:parameter> |
</spirit:parameters> |
</spirit:componentGenerator> |
|
<ipxact:componentGenerators> |
|
</spirit:componentGenerators> |
|
<ipxact:componentGenerator> |
<ipxact:name>gen_verilog_sim</ipxact:name> |
<ipxact:phase>104.0</ipxact:phase> |
<ipxact:apiType>none</ipxact:apiType> |
<ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions> |
<ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe> |
<ipxact:parameters> |
<ipxact:parameter> |
<ipxact:name>destination</ipxact:name> |
<ipxact:value>top.out.sim</ipxact:value> |
</ipxact:parameter> |
<ipxact:parameter> |
<ipxact:name>dest_dir</ipxact:name> |
<ipxact:value>../verilog</ipxact:value> |
</ipxact:parameter> |
</ipxact:parameters> |
</ipxact:componentGenerator> |
|
|
<spirit:fileSets> |
<ipxact:componentGenerator> |
<ipxact:name>gen_verilog_syn</ipxact:name> |
<ipxact:phase>104.0</ipxact:phase> |
<ipxact:apiType>none</ipxact:apiType> |
<ipxact:vendorExtensions><socgen:envIdentifier>:*Synthesis:*</socgen:envIdentifier></ipxact:vendorExtensions> |
<ipxact:generatorExe>tools/verilog/gen_verilog</ipxact:generatorExe> |
<ipxact:parameters> |
<ipxact:parameter> |
<ipxact:name>destination</ipxact:name> |
<ipxact:value>top.out.syn</ipxact:value> |
</ipxact:parameter> |
<ipxact:parameter> |
<ipxact:name>dest_dir</ipxact:name> |
<ipxact:value>../verilog</ipxact:value> |
</ipxact:parameter> |
</ipxact:parameters> |
</ipxact:componentGenerator> |
|
<spirit:fileSet> |
<spirit:name>fs-sim</spirit:name> |
|
<spirit:file> |
<spirit:logicalName></spirit:logicalName> |
<spirit:name>../verilog/copyright.v</spirit:name> |
<spirit:fileType>verilogSource</spirit:fileType><spirit:userFileType>include</spirit:userFileType> |
</spirit:file> |
|
<spirit:file> |
<spirit:logicalName></spirit:logicalName> |
<spirit:name>../verilog/sim/top.out.sim</spirit:name> |
<spirit:fileType>verilogSource</spirit:fileType><spirit:userFileType>module</spirit:userFileType> |
</spirit:file> |
<ipxact:componentGenerator> |
<ipxact:name>gen_verilogLib_sim</ipxact:name> |
<ipxact:phase>105.0</ipxact:phase> |
<ipxact:apiType>none</ipxact:apiType> |
<ipxact:vendorExtensions><socgen:envIdentifier>:*Simulation:*</socgen:envIdentifier></ipxact:vendorExtensions> |
<ipxact:generatorExe>tools/verilog/gen_verilogLib</ipxact:generatorExe> |
<ipxact:parameters> |
<ipxact:parameter> |
<ipxact:name>dest_dir</ipxact:name> |
<ipxact:value>../views</ipxact:value> |
</ipxact:parameter> |
<ipxact:parameter> |
<ipxact:name>view</ipxact:name> |
<ipxact:value>sim</ipxact:value> |
</ipxact:parameter> |
</ipxact:parameters> |
</ipxact:componentGenerator> |
|
|
<spirit:file> |
<spirit:logicalName></spirit:logicalName> |
<spirit:name>../verilog/top.task</spirit:name> |
<spirit:fileType>verilogSource</spirit:fileType><spirit:userFileType>fragment</spirit:userFileType> |
</spirit:file> |
<ipxact:componentGenerator> |
<ipxact:name>gen_verilogLib_syn</ipxact:name> |
<ipxact:phase>105.0</ipxact:phase> |
<ipxact:apiType>none</ipxact:apiType> |
<ipxact:vendorExtensions><socgen:envIdentifier>:*Synthesis:*</socgen:envIdentifier></ipxact:vendorExtensions> |
<ipxact:generatorExe>tools/verilog/gen_verilogLib</ipxact:generatorExe> |
<ipxact:parameters> |
<ipxact:parameter> |
<ipxact:name>dest_dir</ipxact:name> |
<ipxact:value>../views</ipxact:value> |
</ipxact:parameter> |
<ipxact:parameter> |
<ipxact:name>view</ipxact:name> |
<ipxact:value>syn</ipxact:value> |
</ipxact:parameter> |
</ipxact:parameters> |
</ipxact:componentGenerator> |
|
|
</ipxact:componentGenerators> |
|
<spirit:file> |
<spirit:logicalName>dest_dir</spirit:logicalName><spirit:name>../views/sim/</spirit:name> |
<spirit:fileType>verilogSource</spirit:fileType><spirit:userFileType>libraryDir</spirit:userFileType> |
</spirit:file> |
|
|
<ipxact:fileSets> |
|
<ipxact:fileSet> |
<ipxact:name>fs-sim</ipxact:name> |
|
<ipxact:file> |
<ipxact:logicalName></ipxact:logicalName> |
<ipxact:name>../verilog/copyright.v</ipxact:name> |
<ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType> |
</ipxact:file> |
|
</spirit:fileSet> |
<ipxact:file> |
<ipxact:logicalName></ipxact:logicalName> |
<ipxact:name>../verilog/sim/top.out.sim</ipxact:name> |
<ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType> |
</ipxact:file> |
|
|
<spirit:fileSet> |
<spirit:name>fs-syn</spirit:name> |
<ipxact:file> |
<ipxact:logicalName></ipxact:logicalName> |
<ipxact:name>../verilog/top.task</ipxact:name> |
<ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>fragment</ipxact:userFileType> |
</ipxact:file> |
|
<spirit:file> |
<spirit:logicalName></spirit:logicalName> |
<spirit:name>../verilog/copyright.v</spirit:name> |
<spirit:fileType>verilogSource</spirit:fileType><spirit:userFileType>include</spirit:userFileType> |
</spirit:file> |
|
<spirit:file> |
<spirit:logicalName></spirit:logicalName> |
<spirit:name>../verilog/syn/top.out.syn</spirit:name> |
<spirit:fileType>verilogSource</spirit:fileType><spirit:userFileType>module</spirit:userFileType> |
</spirit:file> |
|
<spirit:file> |
<spirit:logicalName>dest_dir</spirit:logicalName><spirit:name>../views/syn/</spirit:name> |
<spirit:fileType>verilogSource</spirit:fileType><spirit:userFileType>libraryDir</spirit:userFileType> |
</spirit:file> |
<ipxact:file> |
<ipxact:logicalName>dest_dir</ipxact:logicalName><ipxact:name>../views/sim/</ipxact:name> |
<ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType> |
</ipxact:file> |
|
</spirit:fileSet> |
|
|
|
</spirit:fileSets> |
|
</ipxact:fileSet> |
|
|
<ipxact:fileSet> |
<ipxact:name>fs-syn</ipxact:name> |
|
<spirit:model> |
<spirit:views> |
<ipxact:file> |
<ipxact:logicalName></ipxact:logicalName> |
<ipxact:name>../verilog/copyright.v</ipxact:name> |
<ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>include</ipxact:userFileType> |
</ipxact:file> |
|
<ipxact:file> |
<ipxact:logicalName></ipxact:logicalName> |
<ipxact:name>../verilog/syn/top.out.syn</ipxact:name> |
<ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>module</ipxact:userFileType> |
</ipxact:file> |
|
<ipxact:file> |
<ipxact:logicalName>dest_dir</ipxact:logicalName><ipxact:name>../views/syn/</ipxact:name> |
<ipxact:fileType>verilogSource</ipxact:fileType><ipxact:userFileType>libraryDir</ipxact:userFileType> |
</ipxact:file> |
|
</ipxact:fileSet> |
|
|
|
</ipxact:fileSets> |
|
<spirit:view> |
<spirit:name>sim</spirit:name><spirit:envIdentifier>:*Simulation:*</spirit:envIdentifier> |
|
|
|
<ipxact:model> |
<ipxact:views> |
|
|
|
|
|
|
|
<ipxact:view> |
<ipxact:name>sim</ipxact:name><ipxact:envIdentifier>:*Simulation:*</ipxact:envIdentifier> |
|
<spirit:language>Verilog</spirit:language> |
<spirit:modelName></spirit:modelName> |
<spirit:fileSetRef> |
<spirit:localName>fs-sim</spirit:localName> |
</spirit:fileSetRef> |
</spirit:view> |
<ipxact:language>Verilog</ipxact:language> |
<ipxact:modelName></ipxact:modelName> |
<ipxact:fileSetRef> |
<ipxact:localName>fs-sim</ipxact:localName> |
</ipxact:fileSetRef> |
</ipxact:view> |
|
<spirit:view> |
<spirit:name>syn</spirit:name><spirit:envIdentifier>:*Synthesis:*</spirit:envIdentifier> |
<ipxact:view> |
<ipxact:name>syn</ipxact:name><ipxact:envIdentifier>:*Synthesis:*</ipxact:envIdentifier> |
|
<spirit:language>Verilog</spirit:language> |
<spirit:modelName></spirit:modelName> |
<spirit:fileSetRef> |
<spirit:localName>fs-syn</spirit:localName> |
</spirit:fileSetRef> |
</spirit:view> |
<ipxact:language>Verilog</ipxact:language> |
<ipxact:modelName></ipxact:modelName> |
<ipxact:fileSetRef> |
<ipxact:localName>fs-syn</ipxact:localName> |
</ipxact:fileSetRef> |
</ipxact:view> |
|
|
<spirit:view> |
<spirit:name>doc</spirit:name> |
<spirit:vendorExtensions> |
<spirit:componentRef spirit:vendor="opencores.org" |
spirit:library="Testbench" |
spirit:name="toolflow" |
spirit:version="documentation"/> |
</spirit:vendorExtensions> |
<spirit:envIdentifier>:*Documentation:*</spirit:envIdentifier> |
<spirit:language>Verilog</spirit:language> |
</spirit:view> |
<ipxact:view> |
<ipxact:name>doc</ipxact:name> |
<ipxact:vendorExtensions> |
<ipxact:componentRef ipxact:vendor="opencores.org" |
ipxact:library="Testbench" |
ipxact:name="toolflow" |
ipxact:version="documentation"/> |
</ipxact:vendorExtensions> |
<ipxact:envIdentifier>:*Documentation:*</ipxact:envIdentifier> |
<ipxact:language>Verilog</ipxact:language> |
</ipxact:view> |
|
</spirit:views> |
</ipxact:views> |
|
|
|
<spirit:modelParameters> |
<spirit:modelParameter><spirit:name>OUT_WIDTH</spirit:name><spirit:value>10</spirit:value></spirit:modelParameter> |
</spirit:modelParameters> |
<ipxact:modelParameters> |
<ipxact:modelParameter><ipxact:name>OUT_WIDTH</ipxact:name><ipxact:value>10</ipxact:value></ipxact:modelParameter> |
</ipxact:modelParameters> |
|
<spirit:ports> |
<ipxact:ports> |
|
<spirit:port><spirit:name>clk</spirit:name> |
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs> |
<spirit:wire><spirit:direction>in</spirit:direction></spirit:wire> |
</spirit:port> |
<ipxact:port><ipxact:name>clk</ipxact:name> |
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs> |
<ipxact:wire><ipxact:direction>in</ipxact:direction></ipxact:wire> |
</ipxact:port> |
|
<spirit:port><spirit:name>reset</spirit:name> |
<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire</spirit:typeName></spirit:wireTypeDef></spirit:wireTypeDefs> |
<spirit:wire><spirit:direction>in</spirit:direction></spirit:wire> |
</spirit:port> |
<ipxact:port><ipxact:name>reset</ipxact:name> |
<ipxact:wireTypeDefs><ipxact:wireTypeDef><ipxact:typeName>wire</ipxact:typeName></ipxact:wireTypeDef></ipxact:wireTypeDefs> |
<ipxact:wire><ipxact:direction>in</ipxact:direction></ipxact:wire> |
</ipxact:port> |
|
|
</spirit:ports> |
</ipxact:ports> |
|
</spirit:model> |
</ipxact:model> |
|
|
|
396,4 → 412,4
|
|
|
</spirit:component> |
</ipxact:component> |