OpenCores
URL https://opencores.org/ocsvn/socgen/socgen/trunk

Subversion Repositories socgen

Compare Revisions

  • This comparison shows the changes necessary to convert path 
    /socgen/trunk/tools
    from Rev 125 to Rev 126
    ↔ Reverse comparison
  •

Rev 125 → Rev 126

/simulation/TestBench File deleted
/simulation/run_sims
150,8 → 150,20
if (system($cmd)) {}
 
chdir $home;
}
 
 
 
foreach my $i_name ($sogen_file->findnodes("//socgen:componentConfiguration/socgen:sim/socgen:verilator/socgen:test/socgen:name"))
{
my($sim_name) = $i_name ->findnodes('./text()')->to_literal ;
my($sim_configuration) = $i_name ->findnodes('../socgen:configuration/text()')->to_literal ;
my($sim_variant) = $i_name ->findnodes('../socgen:variant/text()')->to_literal ;
print " VSIMs $sim_name $sim_configuration $sim_variant ";
chdir ".${work_site}/${vendor}__${project}/ip/${component}/sim/verilator/${sim_name}";
$cmd ="make verilator\n";
if (system($cmd)) {}
chdir $home;
}
 
}
/simulation/build_icarus_filelists
262,6 → 262,7
if($version) {$variant = "${name}_${version}"}
else {$variant = "${name}"}
print "rtl/gen directories for $project - $component VLNV $vendor - $library - $name - $variant \n";
$module_name = yp::lib::get_module_name($vendor,$library,$name,$version);
}
 
 
312,7 → 313,7
print DUTFILE "`define SYNTHESIS \n";
print DUTFILE "`timescale 1ns/1ns \n";
print DUTFILE " module TB(); \n";
print DUTFILE " $variant test ( ); \n";
print DUTFILE " $module_name test ( ); \n";
print DUTFILE " endmodule \n";
}
 
484,8 → 485,8
print SIM_PARM_FILE " #($local_parameters{\"PERIOD\"}/2) clk = !clk; \n";
print SIM_PARM_FILE "`include \"./test_define\" \n";
 
my $module_name = yp::lib::get_module_name($vendor,$project,$component,$version);
 
 
print SIM_PARM_FILE " $module_name \n";
my $first =1;
foreach my $parameter_name (@local_order)
/simulation/build_coverage
163,7 → 163,29
print MAKCOVFILE "\tcovered score -cdd ${cover_name}.cdd -vcd ../../icarus/\$(TEST)/TestBench.vcd 2>> ${cover_name}_sco_cov.log | tee >> ${cover_name}_sco_cov.log ;\\\n";
}
 
 
 
 
 
print MAKCOVFILE " \n";
print MAKCOVFILE ".PHONY score_cov_ver:\n";
print MAKCOVFILE "score_cov_ver:\n";
 
foreach my $i_name ($sogen_file->findnodes("//socgen:testbench[socgen:variant/text() = '$variant']/socgen:code_coverage/socgen:cover/socgen:name"))
{
my($cover_name) = $i_name ->findnodes('./text()')->to_literal ;
my($cover_inst) = $i_name ->findnodes('../componentInstance/text()')->to_literal ;
print MAKCOVFILE "\tcovered score -cdd ${cover_name}.cdd -vcd ../../verilator/\$(TEST)/TestBench.vcd 2>> ${cover_name}_sco_cov.log | tee >> ${cover_name}_sco_cov.log ;\\\n";
}
 
 
 
 
 
 
 
 
print MAKCOVFILE " \n";
print MAKCOVFILE ".PHONY report_cov:\n";
print MAKCOVFILE "report_cov:\n";
 
/install/Ubuntu_12.10/Makefile
16,6 → 16,7
sudo apt-get install -y cvs;\
sudo apt-get install -y subversion;\
sudo apt-get install -y git;\
sudo apt-get install -y perl-tk\
sudo apt-get install -y iverilog;\
sudo apt-get install -y verilator;\
sudo apt-get install -y covered;\
/verilog/gen_verilog
73,7 → 73,7
"dest_dir=s" => \$dest_dir,
"destination=s" => \$destination,
"configuration=s" => \$configuration,
"fragment","no_port","local_parameters","tb"
"fragment","no_port","local_parameters","tb","debug","verbose"
) || die "(use '$program_name -h' for help)";
 
 
86,7 → 86,7
exit 1;
}
 
print "\n GEN_verilog $view $prefix $vendor $project $component $version $dest_dir $destination \n";
#print "\n WARNING GEN_verilog $view $prefix $vendor $project $component $version $configuration $dest_dir $destination \n";
 
my $main_module_name = yp::lib::get_module_name($vendor,$project,$component,$version) ;
 
127,21 → 127,19
my @parameters = ();
my %parameter_values = ();
 
print " Building verilog for ${project} ${component} ${variant} \n ";
 
 
 
my $sogen_file = $parser->parse_file(yp::lib::find_socgen("socgen:componentConfiguration",$vendor,$project,$component));
my $spirit_component_file = $parser->parse_file(yp::lib::find_ipxact("spirit:component",$vendor,$project,$component,$version));
my $lib_sim_sep = $sogen_file->findnodes("//socgen:componentConfiguration/socgen:sim/socgen:library_path/text()")->to_literal;
 
 
 
my $lib_sim_sep = $sogen_file->findnodes("//socgen:componentConfiguration/socgen:sim/socgen:library_path/text()")->to_literal;
 
#print "XXXXXXX \n";
#print "XXXXXXX. ${home}/projects/${vendor}/${project}/ip/${component}/sim \n";
#print "XXXXXXX ${home}/projects/${vendor}/${project}${lib_sim_sep} \n";
 
 
 
 
#if( ($prefix eq "/work") && ($lib_sim_sep) ){$opt_tb = 1;}
 
 
277,9 → 275,13
my %decl_rights = ();
 
# component file
 
parse_component_file($spirit_component_file);
if($opt_verbose){print "parse design files \n"; }
parse_design_files($spirit_component_file);
if($opt_verbose){print "process design files \n"; }
process_design_files($spirit_component_file);
if($opt_verbose){print "process wire_decs \n"; }
 
#/**********************************************************************/
#/* */
307,6 → 309,9
$q_busref_name = $11;
$q_abslog_name = $12;
 
 
if($opt_debug ){print "XXXXX-- $line \n ";}
 
push ( @decl_names,$q_index);
 
 
327,16 → 332,32
{
if( $decl_dirs{$q_index} eq "node")
{
$decl_types{$q_index} = "${q_type}";
$decl_dirs{$q_index} = "${q_direction}";
}
}
else
{
$decl_types{$q_index} = "${q_type}";
$decl_dirs{$q_index} = "${q_direction}";
}
 
 
 
if( $decl_types{$q_index})
{
if( $decl_types{$q_index} eq "wire")
{
$decl_types{$q_index} = "${q_type}";
}
}
else
{
$decl_types{$q_index} = "${q_type}";
}
 
 
 
 
 
if( $decl_vector{$q_index})
{ unless( $decl_vector{$q_index} eq "vector"){ $decl_vector{$q_index} = "${q_vector}"; }}
else { $decl_vector{$q_index} = "${q_vector}"; }
345,7 → 366,42
{
if ( defined $decl_lefts{$q_index})
{
if($decl_lefts{$q_index} <= $q_left ) {$decl_lefts{$q_index} = $q_left;}
 
 
$_ = $q_left;
if(/(\D+)/)
{
$_ = $decl_lefts{$q_index};
if(/(\D+)/)
{
print "WARNING $variant :: $q_node_name : $q_left is NOT a number $decl_lefts{$q_index} is NOT a number \n";
#if($decl_lefts{$q_index} <= $q_left ) {$decl_lefts{$q_index} = $q_left;}
}
else
{
#print "WARNING $variant :: $q_node_name : $q_left is NOT a number $decl_lefts{$q_index} is a number \n";
#if($decl_lefts{$q_index} <= $q_left ) {$decl_lefts{$q_index} = $q_left;}
$decl_lefts{$q_index} = $q_left;
}
}
else
{
$_ = $decl_lefts{$q_index};
if(/(\D+)/)
{
#print "WARNING $variant :: $q_node_name : $q_left is a number $decl_lefts{$q_index} is NOT a number \n";
#if($decl_lefts{$q_index} <= $q_left ) {$decl_lefts{$q_index} = $q_left;}
}
else
{
#print "WARNING $variant :: $q_node_name : $q_left is a number $decl_lefts{$q_index} is a number \n";
if($decl_lefts{$q_index} <= $q_left ) {$decl_lefts{$q_index} = $q_left;}
}
}
 
if($decl_rights{$q_index} >= $q_right ) {$decl_rights{$q_index} = $q_right;}
}
else
364,8 → 420,8
 
#/**********************************************************************/
#/* */
#/* All port and signal info is now loaded in hashes, print out verilog*/
#/* */
#/* All port and signal info is now loaded in hashes */
#/* Resort on physical name */
#/* Print out module header , parameters and ports */
#/* */
#/**********************************************************************/
373,8 → 429,94
 
 
 
foreach my $decl_name (@decl_names)
 
{
 
my $phy_name = $decl_pnames{$decl_name};
 
unless ($phy_name) {$phy_name =$decl_name }
 
push ( @phy_names,$phy_name);
 
if( $phy_dirs{$phy_name})
{
if( $phy_dirs{$phy_name} eq "node")
{
$phy_dirs{$phy_name} = "$decl_dirs{$decl_name}";
}
}
else
{
$phy_dirs{$phy_name} = "$decl_dirs{$decl_name}";
}
 
if( $phy_types{$phy_name})
{
if( $phy_types{$phy_name} eq "wire")
{
$phy_types{$phy_name} = "$decl_types{$decl_name}";
}
}
else
{
$phy_types{$phy_name} = "$decl_types{$decl_name}";
}
 
if( $phy_vector{$phy_name})
{ unless( $phy_vector{$phy_name} eq "vector"){ $phy_vector{$phy_name} = "$decl_vector{$decl_name}"; }}
else { $phy_vector{$phy_name} = "$decl_vector{$decl_name}"; }
 
if( $phy_vector{$phy_name} eq "vector" )
{
if ( defined $phy_lefts{$phy_name})
{
$_ = $phy_lefts{$phy_name};
if(/(\D+)/)
{
$_ = $phy_lefts{$phy_name};
if(/(\D+)/)
{
}
else
{
$phy_lefts{$phy_name} = $decl_lefts{$decl_name};
}
}
else
{
$_ = $phy_lefts{$phy_name};
if(/(\D+)/)
{
}
else
{
if($phy_lefts{$phy_name} <= $decl_lefts{$decl_name} ) {$phy_lefts{$phy_name} = $decl_lefts{$decl_name};}
}
}
if($phy_rights{$phy_name} >= $decl_rights{$decl_name} ) {$phy_rights{$phy_name} = $decl_rights{$decl_name};}
}
else
{
$phy_lefts{$phy_name} = $decl_lefts{$decl_name};
$phy_rights{$phy_name} = $decl_rights{$decl_name};
}
}
}
 
 
 
 
@phy_names = sys::lib::trim_sort(@phy_names);
 
 
 
 
 
 
 
#/**********************************************************************/
#/* */
#/* Add any and all global parameters with their default values */
409,14 → 551,14
my @port_list = ();
 
 
foreach $x_name (@decl_names)
foreach $x_name (@phy_names)
{
my $q_width = " ";
if( $decl_vector{$x_name} eq "vector" ) { $q_width = "[ $decl_lefts{$x_name} : $decl_rights{$x_name}]"}
if( $phy_vector{$x_name} eq "vector" ) { $q_width = "[ $phy_lefts{$x_name} : $phy_rights{$x_name}]"}
 
if( $decl_dirs{$x_name} ne "node" )
if( $phy_dirs{$x_name} ne "node" )
{
push (@port_list, "$decl_dirs{$x_name} $decl_types{$x_name} $q_width $decl_pnames{$x_name}");
push (@port_list, "$phy_dirs{$x_name} $phy_types{$x_name} $q_width ${x_name}");
}
}
 
455,7 → 597,6
 
 
 
 
#/**********************************************************************/
#/* */
#/* print wire decs for testbench */
462,74 → 603,23
#/* */
#/**********************************************************************/
 
my @tb_node_list = ();
 
 
foreach $x_name (@decl_names)
foreach $x_name (@phy_names)
{
 
if( $decl_dirs{$x_name} ne "node" )
if( $phy_dirs{$x_name} ne "node" )
{
if ( $decl_vector{$x_name} eq "vector" )
if ( $phy_vector{$x_name} eq "vector" )
{
push (@tb_node_list, "<node>\n<spirit:name>${decl_pnames{$x_name}}<\/spirit:name>\n<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire<\/spirit:typeName><\/spirit:wireTypeDef><\/spirit:wireTypeDefs>\n<spirit:wire><spirit:vector><spirit:left>${decl_lefts{$x_name}}<\/spirit:left><spirit:right>${decl_rights{$x_name}}<\/spirit:right><\/spirit:vector><\/spirit:wire>\n<\/node>\n" );
push (@tb_adhoc_list, "<spirit:adHocConnection>\n<spirit:name>${x_name}<\/spirit:name>\n<spirit:externalPortReference spirit:portRef=\"${x_name}\" spirit:left=\"${phy_lefts{$x_name}}\" spirit:right=\"${phy_rights{$x_name}}\" \/>\n<spirit:internalPortReference spirit:componentRef=\"dut\" spirit:portRef=\"${x_name}\" \/>\n<\/spirit:adHocConnection>\n" );
}
else
{
push (@tb_node_list, "<node>\n<spirit:name>${decl_pnames{$x_name}}<\/spirit:name>\n<spirit:wireTypeDefs><spirit:wireTypeDef><spirit:typeName>wire<\/spirit:typeName><\/spirit:wireTypeDef><\/spirit:wireTypeDefs>\n<\/node>\n" );
}
 
 
}
 
}
 
@tb_node_list = sys::lib::trim_sort(@tb_node_list);
print TB_DESIGN_FILE "<nodes>\n\n";
 
foreach $node_line (@tb_node_list)
{
 
print TB_DESIGN_FILE "${node_line}\n";
 
}
 
print TB_DESIGN_FILE "\n</nodes>\n";
 
 
 
 
 
 
#/**********************************************************************/
#/* */
#/* print wire decs for testbench */
#/* */
#/**********************************************************************/
 
my @tb_node_list = ();
 
 
foreach $x_name (@decl_names)
{
 
if( $decl_dirs{$x_name} ne "node" )
{
if ( $decl_vector{$x_name} eq "vector" )
{
push (@tb_adhoc_list, "<spirit:adHocConnection>\n<spirit:name>${decl_pnames{$x_name}}[${decl_lefts{$x_name}}:${decl_rights{$x_name}}]<\/spirit:name>\n<spirit:internalPortReference spirit:componentRef=\"dut\" spirit:portRef=\"${decl_pnames{$x_name}}\" \/>\n<\/spirit:adHocConnection>\n" );
}
else
{
 
push (@tb_adhoc_list, "<spirit:adHocConnection>\n<spirit:name>${decl_pnames{$x_name}}<\/spirit:name>\n<spirit:internalPortReference spirit:componentRef=\"dut\" spirit:portRef=\"${decl_pnames{$x_name}}\" \/>\n<\/spirit:adHocConnection>\n" );
 
push (@tb_adhoc_list, "<spirit:adHocConnection>\n<spirit:name>${x_name}<\/spirit:name>\n<spirit:externalPortReference spirit:portRef=\"${x_name}\" \/>\n<spirit:internalPortReference spirit:componentRef=\"dut\" spirit:portRef=\"${x_name}\" \/>\n<\/spirit:adHocConnection>\n" );
}
 
}
 
}
 
}
 
@tb_adhoc_list = sys::lib::trim_sort(@tb_adhoc_list);
648,11 → 738,11
my @wire_nodes = ();
 
 
foreach $x_name (@decl_names)
foreach $x_name (@phy_names)
{
my $q_width = " ";
if( $decl_vector{$x_name} eq "vector" ){ $q_width = "[ $decl_lefts{$x_name} : $decl_rights{$x_name}]"}
if( $decl_dirs{$x_name} eq "node" ) { push @wire_nodes, "$decl_types{$x_name} $q_width $decl_pnames{$x_name};";}
if( $phy_vector{$x_name} eq "vector" ){ $q_width = "[ $phy_lefts{$x_name} : $phy_rights{$x_name}]"}
if( $phy_dirs{$x_name} eq "node" ) { push @wire_nodes, "$phy_types{$x_name} $q_width ${x_name};";}
}
 
@wire_nodes = sys::lib::trim_sort(@wire_nodes);
733,6 → 823,7
 
my @out_stack = ();
 
if($opt_verbose){print "parse_busInterface $vendor $project $component $version \n"; }
 
my $spirit_component_file = $parser->parse_file(yp::lib::find_ipxact("spirit:component",$vendor,$project,$component,$version));
 
781,7 → 872,7
my $spirit_abstractor_filename = yp::lib::find_ipxact("spirit:abstractionDefinition",$fff_vendor,$fff_library,$fff_name,$fff_version);
 
unless($spirit_abstractor_filename){
print " $fff_vendor $fff_library $fff_name $fff_version \n";
#print " $fff_vendor $fff_library $fff_name $fff_version \n";
 
}
 
916,7 → 1007,7
my @params = @_;
my $spirit_component_file = pop(@params);
 
print "\n";
#print "\n";
 
 
 
1004,7 → 1095,7
my @params = @_;
my $spirit_component_file = pop(@params);
 
print "\n";
#print "\n";
 
 
 
1061,13 → 1152,9
 
if($hier_ref_type eq "spirit:design")
{
if($opt_verbose){print "process_design_file $new_vendor $new_library $new_name $new_version \n"; }
process_design_file($parser->parse_file(yp::lib::find_ipxact("spirit:design",$new_vendor,$new_library,$new_name,$new_version )) );
 
 
}
 
 
 
}
}
 
}
1102,7 → 1189,7
 
 
 
print "\n";
#print "\n";
foreach my $new_comp ($spirit_design_file->findnodes("//spirit:design/spirit:vendor"))
{
my($new_vendor) = $new_comp->findnodes('./text()')->to_literal ;
1109,14 → 1196,40
my($new_library) = $new_comp->findnodes('../spirit:library/text()')->to_literal ;
my($new_name) = $new_comp->findnodes('../spirit:name/text()')->to_literal ;
my($new_version) = $new_comp->findnodes('../spirit:version/text()')->to_literal ;
# print "XXXXXX $new_vendor $new_library $new_name $new_version DESIGN \n";
#print "WARNING $new_vendor $new_library $new_name $new_version DESIGN \n";
}
 
 
 
 
#/**********************************************************************/
#/* */
#/* Add all internal wires and regs with their sizes */
#/* */
#/**********************************************************************/
foreach my $i_name ($spirit_design_file->findnodes("//spirit:design/spirit:vendorExtensions/socgen:nodes/socgen:node/spirit:name"))
{
my($node_name) = $i_name ->findnodes('./text()')->to_literal ;
my($node_busdef) = $i_name ->findnodes('../socgen:busDef/text()')->to_literal ;
my($node_left) = $i_name ->findnodes('../spirit:wire/spirit:vector/spirit:left/text()')->to_literal ;
my($node_right) = $i_name ->findnodes('../spirit:wire/spirit:vector/spirit:right/text()')->to_literal ;
my($node_type) = $i_name ->findnodes('../spirit:typeName/text()')->to_literal ;
unless($node_busdef){ $node_busdef = $node_name; }
 
if( $node_left ne "" ) { push @wire_decs , ":::${node_busdef}:::${node_name}:::node:::${node_type}:::vector:::${node_left}:::${$node_right}:::none:::0:::${node_name}:::XXX:::${node_name}:::"; }
else { push @wire_decs , ":::${node_busdef}:::${node_name}:::node:::${node_type}:::scaler:::none:::none:::none:::0:::${node_name}:::XXX:::${node_name}:::"; }
 
}
 
 
 
 
 
 
 
 
#/**********************************************************************/
#/* */
#/* Read each hierConnection and enter signals into wire_decs */
1289,9 → 1402,6
 
 
 
 
 
 
#/**********************************************************************/
#/* */
#/* Read all adHocConnections and load instance connect info into array*/
1303,46 → 1413,42
{
my($comp_name) = $i_xame ->to_literal;
my($int_value) = $i_xame ->findnodes('../../spirit:name/text()')->to_literal ;
my($tied_value) = $i_xame ->findnodes('../../@spirit:tiedValue')->to_literal ;
my($int_name) = $i_xame ->findnodes('../@spirit:portRef')->to_literal ;
my($vec_left) = $i_xame ->findnodes('../@spirit:left')->to_literal ;
my($vec_right) = $i_xame ->findnodes('../@spirit:right')->to_literal ;
my($vec_name) = $i_xame ->findnodes('../../spirit:externalPortReference/@spirit:portRef')->to_literal ;
my($vec_left) = $i_xame ->findnodes('../../spirit:externalPortReference/@spirit:left')->to_literal ;
my($vec_right) = $i_xame ->findnodes('../../spirit:externalPortReference/@spirit:right')->to_literal ;
 
unless ($int_value) {$int_value = "_DUMMY_";}
 
# print "XXXXXX $comp_name $int_name ( $int_value $tied_value ) $vec_name $vec_left $vec_right \n";
 
if($vec_left ne "")
 
unless ($int_value)
{$int_value = "_DUMMY_";
}
 
 
if($tied_value )
{
push @inst_conns , ":::${comp_name}:::adhoc:::${int_name}:::${tied_value}:::scaler:::none:::none:::";
}
elsif($vec_left ne "")
{
my $vecs = "";
if($vec_left ne $vec_right ){$vecs ="[${vec_left}:${vec_right}]";}
else {$vecs ="[${vec_right}]";}
push @inst_conns , ":::${comp_name}:::adhoc:::${int_name}:::${int_value}:::vector:::${vec_left}:::${vec_right}:::";
push @wire_decs , ":::${vec_name}:::${int_value}:::node:::wire:::vector:::${vec_left}:::${$vec_right}:::none:::0:::${int_value}:::XXX:::${vec_name}:::";
}
else
{
push @inst_conns , ":::${comp_name}:::adhoc:::${int_name}:::${int_value}:::scaler:::none:::none:::";
push @wire_decs , ":::${vec_name}:::${int_value}:::node:::wire:::scaler:::none:::none:::none:::0:::${int_value}:::XXX:::${vec_name}:::";
}
 
 
}
 
 
 
#/**********************************************************************/
#/* */
#/* Add all internal wires and regs with their sizes */
#/* */
#/**********************************************************************/
foreach my $i_name ($spirit_design_file->findnodes("//spirit:design/nodes/node/spirit:name"))
{
my($node_name) = $i_name ->findnodes('./text()')->to_literal ;
my($node_left) = $i_name ->findnodes('../spirit:wire/spirit:vector/spirit:left/text()')->to_literal ;
my($node_right) = $i_name ->findnodes('../spirit:wire/spirit:vector/spirit:right/text()')->to_literal ;
my($node_type) = $i_name ->findnodes('../spirit:wireTypeDefs/spirit:wireTypeDef/spirit:typeName/text()')->to_literal ;
if( $node_left ne "" ) { push @wire_decs , ":::${node_name}:::${node_name}:::node:::${node_type}:::vector:::${node_left}:::${$node_right}:::none:::0:::${node_name}:::XXX:::${node_name}:::"; }
else { push @wire_decs , ":::${node_name}:::${node_name}:::node:::${node_type}:::scaler:::none:::none:::none:::0:::${node_name}:::XXX:::${node_name}:::"; }
 
}
 
 
 
1349,6 → 1455,8
 
 
 
 
 
 
 
1362,7 → 1470,7
#/* */
#/**********************************************************************/
 
print "+-+";
#print "+-+";
 
 
1462,11 → 1570,11
{
if($inst_vector{$i_name} eq "vector" )
{
push @inst_conns ,":::$inst_Inames{$i_name}:::adhoc:::$inst_ports{$i_name}:::$inst_sigs{$i_name}:::vector:::$inst_left{$i_name}:::$inst_right{$i_name}:::\n";
push @inst_conns ,":::$inst_Inames{$i_name}:::adhoc:::$inst_ports{$i_name}:::$inst_sigs{$i_name}:::vector:::$inst_left{$i_name}:::$inst_right{$i_name}:::";
}
else
{
push @inst_conns ,":::$inst_Inames{$i_name}:::adhoc:::$inst_ports{$i_name}:::$inst_sigs{$i_name}:::scaler:::none:::none:::\n";
push @inst_conns ,":::$inst_Inames{$i_name}:::adhoc:::$inst_ports{$i_name}:::$inst_sigs{$i_name}:::scaler:::none:::none:::";
 
}
}
1502,7 → 1610,7
 
 
 
print "\n";
#print "\n";
foreach my $new_comp ($spirit_design_file->findnodes("//spirit:design/spirit:vendor"))
{
my($new_vendor) = $new_comp->findnodes('./text()')->to_literal ;
1514,6 → 1622,8
 
 
 
 
 
#/**********************************************************************/
#/* */
#/* Instantiate each component with parameters and port connections */
1522,10 → 1632,18
#/* */
#/**********************************************************************/
print "+-+";
#print "+-+";
push @instantiations , "////////////////////////////////////////////////////////////////\n";
 
 
@inst_conns = sys::lib::trim_sort(@inst_conns);
 
 
 
 
 
 
foreach my $i_name ($spirit_design_file->findnodes("//spirit:design/spirit:componentInstances/spirit:componentInstance/spirit:instanceName"))
{
my($instance_name) = $i_name ->findnodes('./text()')->to_literal ;
1537,6 → 1655,11
my $module_name = yp::lib::get_module_name($vendor_name,$library_name,$component_name,$version_name) ;
 
 
 
 
 
 
 
if($instance_name)
{
push @instantiations , "$module_name\n";
1561,9 → 1684,11
if($first == 0) { push @instantiations , ")\n";}
push @instantiations , "$instance_name \n (\n ";
$first = 1;
@per_inst = sys::lib::trim_sort(@inst_conns);
 
foreach $line (@per_inst)
 
 
 
foreach $line (@inst_conns)
{
$_ = $line;
 
1576,6 → 1701,9
my $z_vecscal = $5;
my $z_left = $6;
my $z_right = $7;
 
if($opt_debug ){print "YYYYYY-- $line \n";}
 
if($z_vecscal eq "vector")
{
if($z_left eq $z_right){$z_signal_name = "${z_signal_name}[${z_left}]" ;}
1596,7 → 1724,7
}
}
 
print ".";
#print ".";
push @instantiations , ");\n\n";
}
}
1628,9 → 1756,7
my $spirit_component_file = pop(@params);
 
 
 
 
print "\n";
#print "\n";
foreach my $new_comp ($spirit_component_file->findnodes("//spirit:component/spirit:vendor"))
{
my($new_vendor) = $new_comp->findnodes('./text()')->to_literal ;
1637,7 → 1763,7
my($new_library) = $new_comp->findnodes('../spirit:library/text()')->to_literal ;
my($new_name) = $new_comp->findnodes('../spirit:name/text()')->to_literal ;
my($new_version) = $new_comp->findnodes('../spirit:version/text()')->to_literal ;
# print "XXXXXX $new_vendor $new_library $new_name $new_version COMPONENT \n";
if($opt_verbose){print "parse_component_file $new_vendor $new_library $new_name $new_version COMPONENT \n";}
}
 
 
1730,7 → 1856,7
 
unless($spirit_abstractor_filename)
 
{print " $mmm_vendor $mmm_library $mmm_name $mmm_version \n";
{#print " $mmm_vendor $mmm_library $mmm_name $mmm_version \n";
}
 
my $spirit_abstractor_file = ($parser->parse_file(yp::lib::find_ipxact("spirit:abstractionDefinition",$mmm_vendor,$mmm_library,$mmm_name,$mmm_version))
/bin/Makefile.root
34,7 → 34,7
verilator:
echo "################################################################################"; \
echo; \
verilator --trace --cc -f filelist.sim ./TestBench --exe ../../../../../../../tools/lint/sim_main2.cpp -top-module TB -Wno-PINNOCONNECT -Wno-DECLFILENAME 2> vlater.log;\
verilator --trace --cc -f filelist.sim ./TestBench --exe ../../../../../../../tools/lint/sim_main2.cpp -top-module TB -Wno-PINNOCONNECT -Wno-DECLFILENAME 2> verilator_sim.log;\
make -j -C obj_dir/ -f VTB.mk VTB;\
obj_dir/VTB $(timeout) ;\
echo "################################################################################"; \
90,7 → 90,7
@for VARIANT in `ls $(CUR_DIR)/../cov`; do \
echo "################################################################################"; \
echo; \
echo "Coverage: $$VARIANT ####"; echo; \
echo "Build_Cov: $$VARIANT ####"; echo; \
cd $(CUR_DIR)/../cov/$$VARIANT/;\
rm -f *.log;\
$(VPP_NAME) --noline --noblank -DSYNTHESIS ./TestBench > coverage.v ;\
156,6 → 156,22
done; \
 
 
 
.PHONY run_coverage_ver:
run_coverage_ver:
@for VARIANT_PROG in `ls $(CUR_DIR)/../verilator`; do \
echo "################################################################################"; \
echo; \
echo "covering: $$VARIANT_PROG ####"; echo; \
cd $(CUR_DIR)/../verilator/$$VARIANT_PROG/;\
make coverage_ver;\
done; \
 
 
 
 
 
 
################################################################################
# run each sim and then add coverage
################################################################################
168,6 → 184,14
)
 
 
.PHONY coverage_ver:
coverage_ver:
(\
cd ../../cov/${comp};\
make score_cov_ver TEST=${test} ;\
)
 
 
PHONY: fpga
fpga:
(\
272,6 → 296,7
echo "Linking: $$COMP ####"; echo; \
cd $(CUR_DIR)/../ip/$$COMP/sim/bin;\
make run_coverage COMP=$$COMP ;\
make run_coverage_ver COMP=$$COMP ;\
make print_cov ;\
done; \
 
/yp/lib.pm
982,9 → 982,10
 
unless($spirit_cmp_filename)
{
print("spirit:component $vendor,$library,$component,$version \n");
print("spirit:component MISSING $vendor,$library,$component,$version \n");
}
 
 
my $spirit_component_file = $parser->parse_file(yp::lib::find_ipxact("spirit:component",$vendor,$library,$component,$version ));
 
 
/yp/index.xml
17,38 → 17,6
</index_card>
 
<index_card>
<type>spirit:designConfiguration</type>
<vendor>digilentinc.com</vendor>
<library>Nexys2</library>
<name>fpga</name>
<version>jtag_designCfg</version>
<file_name>Nexys2_fpga_jtag_designCfg.xml</file_name>
<dir_name>/projects/digilentinc.com/Nexys2/ip/fpga/ip-xact</dir_name>
<vendor_path>Nexys2/ip/fpga/ip-xact</vendor_path>
<library_path>ip/fpga/ip-xact</library_path>
<component_path>ip-xact</component_path>
<lib_comp_sep>ip</lib_comp_sep>
<lib_ip_dir></lib_ip_dir>
<lib_sw_dir></lib_sw_dir>
</index_card>
 
<index_card>
<type>spirit:designConfiguration</type>
<vendor>digilentinc.com</vendor>
<library>Nexys2</library>
<name>fpga</name>
<version>designCfg</version>
<file_name>Nexys2_fpga_designCfg.xml</file_name>
<dir_name>/projects/digilentinc.com/Nexys2/ip/fpga/ip-xact</dir_name>
<vendor_path>Nexys2/ip/fpga/ip-xact</vendor_path>
<library_path>ip/fpga/ip-xact</library_path>
<component_path>ip-xact</component_path>
<lib_comp_sep>ip</lib_comp_sep>
<lib_ip_dir></lib_ip_dir>
<lib_sw_dir></lib_sw_dir>
</index_card>
 
<index_card>
<type>socgen:componentConfiguration</type>
<vendor>digilentinc.com</vendor>
<library>Nexys2</library>
65,74 → 33,10
</index_card>
 
<index_card>
<type>spirit:component</type>
<vendor>digilentinc.com</vendor>
<library>Nexys2</library>
<name>fpga</name>
<version>padring_tb.params</version>
<file_name>fpga_padring_tb.params.xml</file_name>
<dir_name>/projects/digilentinc.com/Nexys2/ip/fpga/sim/xml</dir_name>
<vendor_path>Nexys2/ip/fpga/sim/xml</vendor_path>
<library_path>ip/fpga/sim/xml</library_path>
<component_path>sim/xml</component_path>
<lib_comp_sep>ip</lib_comp_sep>
<lib_ip_dir></lib_ip_dir>
<lib_sw_dir></lib_sw_dir>
</index_card>
 
<index_card>
<type>spirit:component</type>
<vendor>digilentinc.com</vendor>
<library>Nexys2</library>
<name>fpga</name>
<version>jtag_padring_tb.params</version>
<file_name>fpga_jtag_padring_tb.params.xml</file_name>
<dir_name>/projects/digilentinc.com/Nexys2/ip/fpga/sim/xml</dir_name>
<vendor_path>Nexys2/ip/fpga/sim/xml</vendor_path>
<library_path>ip/fpga/sim/xml</library_path>
<component_path>sim/xml</component_path>
<lib_comp_sep>ip</lib_comp_sep>
<lib_ip_dir></lib_ip_dir>
<lib_sw_dir></lib_sw_dir>
</index_card>
 
<index_card>
<type>spirit:design</type>
<vendor>digilentinc.com</vendor>
<library>Nexys2</library>
<name>fpga</name>
<version>jtag_padring_dut.design</version>
<file_name>fpga_jtag_padring_dut.design.xml</file_name>
<dir_name>/projects/digilentinc.com/Nexys2/ip/fpga/sim/xml</dir_name>
<vendor_path>Nexys2/ip/fpga/sim/xml</vendor_path>
<library_path>ip/fpga/sim/xml</library_path>
<component_path>sim/xml</component_path>
<lib_comp_sep>ip</lib_comp_sep>
<lib_ip_dir></lib_ip_dir>
<lib_sw_dir></lib_sw_dir>
</index_card>
 
<index_card>
<type>spirit:design</type>
<vendor>digilentinc.com</vendor>
<library>Nexys2</library>
<name>fpga</name>
<version>padring_dut.design</version>
<file_name>fpga_padring_dut.design.xml</file_name>
<dir_name>/projects/digilentinc.com/Nexys2/ip/fpga/sim/xml</dir_name>
<vendor_path>Nexys2/ip/fpga/sim/xml</vendor_path>
<library_path>ip/fpga/sim/xml</library_path>
<component_path>sim/xml</component_path>
<lib_comp_sep>ip</lib_comp_sep>
<lib_ip_dir></lib_ip_dir>
<lib_sw_dir></lib_sw_dir>
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<index_card>
<type>spirit:design</type>
<vendor>digilentinc.com</vendor>
<library>Nexys2</library>
<name>fpga</name>
<version>design</version>
<file_name>Nexys2_fpga_design.xml</file_name>
<dir_name>/projects/digilentinc.com/Nexys2/ip/fpga/rtl/xml</dir_name>
837,22 → 741,6
<vendor>www.6502.org</vendor>
<library>Arlet_6502</library>
<name>cpu</name>
<version>def_dut.design</version>
<file_name>cpu_def_dut.design.xml</file_name>
<dir_name>/projects/www.6502.org/Arlet_6502/ip/cpu/sim/testbenches/xml</dir_name>
<vendor_path>Arlet_6502/ip/cpu/sim/testbenches/xml</vendor_path>
<library_path>ip/cpu/sim/testbenches/xml</library_path>
<component_path>sim/testbenches/xml</component_path>
<lib_comp_sep>ip</lib_comp_sep>
<lib_ip_dir></lib_ip_dir>
<lib_sw_dir></lib_sw_dir>
</index_card>
 
<index_card>
<type>spirit:design</type>
<vendor>www.6502.org</vendor>
<library>Arlet_6502</library>
<name>cpu</name>
<version>def.design</version>
<file_name>cpu_def.design.xml</file_name>
<dir_name>/projects/www.6502.org/Arlet_6502/ip/cpu/rtl/xml</dir_name>
881,6 → 769,294
</index_card>
 
<index_card>
<type>socgen:libraryConfiguration</type>
<vendor>github.com</vendor>
<library>mor1kx</library>
<name></name>
<version></version>
<file_name>libraryCfg.xml</file_name>
<dir_name>/projects/github.com/mor1kx/ip-xact</dir_name>
<vendor_path>mor1kx/ip-xact</vendor_path>
<library_path>ip-xact</library_path>
<component_path></component_path>
<lib_comp_sep></lib_comp_sep>
<lib_ip_dir>ip</lib_ip_dir>
<lib_sw_dir>sw</lib_sw_dir>
</index_card>
 
<index_card>
<type>socgen:componentConfiguration</type>
<vendor>github.com</vendor>
<library>mor1kx</library>
<name>sys</name>
<version></version>
<file_name>componentCfg.xml</file_name>
<dir_name>/projects/github.com/mor1kx/ip/sys/ip-xact</dir_name>
<vendor_path>mor1kx/ip/sys/ip-xact</vendor_path>
<library_path>ip/sys/ip-xact</library_path>
<component_path>ip-xact</component_path>
<lib_comp_sep>ip</lib_comp_sep>
<lib_ip_dir></lib_ip_dir>
<lib_sw_dir></lib_sw_dir>
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<index_card>
<type>spirit:design</type>
<vendor>github.com</vendor>
<library>mor1kx</library>
<name>sys</name>
<version>cappuccino_dutg.design</version>
<file_name>sys_cappuccino_dutg.design.xml</file_name>
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<vendor_path>mor1kx/ip/sys/sim/testbenches/xml</vendor_path>
<library_path>ip/sys/sim/testbenches/xml</library_path>
<component_path>sim/testbenches/xml</component_path>
<lib_comp_sep>ip</lib_comp_sep>
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<lib_sw_dir></lib_sw_dir>
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<index_card>
<type>spirit:component</type>
<vendor>github.com</vendor>
<library>mor1kx</library>
<name>sys</name>
<version>cappuccino_lint</version>
<file_name>sys_cappuccino_lint.xml</file_name>
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<vendor_path>mor1kx/ip/sys/sim/testbenches/xml</vendor_path>
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<lib_comp_sep>ip</lib_comp_sep>
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<lib_sw_dir></lib_sw_dir>
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<index_card>
<type>spirit:design</type>
<vendor>github.com</vendor>
<library>mor1kx</library>
<name>sys</name>
<version>prontoespresso_dutg.design</version>
<file_name>sys_prontoespresso_dutg.design.xml</file_name>
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<vendor_path>mor1kx/ip/sys/sim/testbenches/xml</vendor_path>
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<lib_comp_sep>ip</lib_comp_sep>
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<lib_sw_dir></lib_sw_dir>
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<index_card>
<type>spirit:component</type>
<vendor>github.com</vendor>
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<name>sys</name>
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<vendor_path>mor1kx/ip/sys/sim/testbenches/xml</vendor_path>
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<lib_sw_dir></lib_sw_dir>
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<index_card>
<type>spirit:design</type>
<vendor>github.com</vendor>
<library>mor1kx</library>
<name>sys</name>
<version>bfm.design</version>
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<type>spirit:component</type>
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<type>spirit:component</type>
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682,55 → 766,6
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2155,15 → 2212,6
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3908,37 → 3707,6
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4767,15 → 4535,6
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4862,76 → 4612,9
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