OpenCores
URL https://opencores.org/ocsvn/light8080/light8080/trunk

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    /light8080/trunk
    from Rev 87 to Rev 88
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  •

Rev 87 → Rev 88

/tools/c80/c80.c
2233,6 → 2233,7
else
return 0;
}
 
pstr(val)
int val[];
{
/verilog/rtl/intr_ctrl.v
61,13 → 61,12
 
//---------------------------------------------------------------------------------------
// 8080 assembly code constants
// call instruction opcode used to call interrupt routine
`define CALL_INST 8'hcd
// interrupt vectors fixed addresses - high address byte is 0
`define INT0_VEC 8'h08
`define INT1_VEC 8'h18
`define INT2_VEC 8'h28
`define INT3_VEC 8'h38
// RST instruction opcode used to call interrupt routines at addresses
// int0: 0x08 / int1: 0x18 / int2: 0x28 / int3: 0x38
`define RST_1_INST 8'hcf
`define RST_3_INST 8'hdf
`define RST_5_INST 8'hef
`define RST_7_INST 8'hff
 
//---------------------------------------------------------------------------------------
// internal declarations
105,23 → 104,20
// switch to next state
intSq <= 2'd1;
end
default: // all other states increment the state register on inta read
2'd1: // wait for inta read cycle
if (cpu_inta && cpu_rd)
begin
// update state
intSq <= intSq + 1;
// update instruction opcode for each byte read during inta
case (intSq)
2'd1: cpu_inst <= `CALL_INST;
2'd2: cpu_inst <= int_vec;
default: cpu_inst <= 8'd0;
endcase
// update instruction opcode
cpu_inst <= int_vec;
// switch to end for inta release
intSq <= 2'd2;
end
else if (!cpu_inta)
default: // wait for inta end
if (!cpu_inta)
begin
intSq <= 2'd0;
cpu_inst <= 8'd0;
// reset state machine
intSq <= 2'b0;
cpu_inst <= 8'b0;
end
endcase
end
131,10 → 127,10
always @ (intSel)
begin
case (intSel)
2'd0: int_vec <= `INT0_VEC;
2'd1: int_vec <= `INT1_VEC;
2'd2: int_vec <= `INT2_VEC;
2'd3: int_vec <= `INT3_VEC;
2'd0: int_vec <= `RST_1_INST;
2'd1: int_vec <= `RST_3_INST;
2'd2: int_vec <= `RST_5_INST;
2'd3: int_vec <= `RST_7_INST;
endcase
end
 
152,7 → 148,7
// clear serviced interrupt
always @ (cpu_inta or cpu_rd or intSq or intSel)
begin
if (cpu_inta && cpu_rd && (intSq == 2'd3))
if (cpu_inta && cpu_rd && (intSq == 2'd1))
begin
case (intSel)
2'd0: int_clr <= 4'b0001;
/verilog/syn/xilinx_s3/xilinx_s3.xise
9,39 → 9,39
<!-- along with the project source files, is sufficient to open and -->
<!-- implement in ISE Project Navigator. -->
<!-- -->
<!-- Copyright (c) 1995-2009 Xilinx, Inc. All rights reserved. -->
<!-- Copyright (c) 1995-2011 Xilinx, Inc. All rights reserved. -->
</header>
 
<version xil_pn:ise_version="11.4" xil_pn:schema_version="2"/>
<version xil_pn:ise_version="13.4" xil_pn:schema_version="2"/>
 
<files>
<file xil_pn:name="../../rtl/l80soc.v" xil_pn:type="FILE_VERILOG">
<association xil_pn:name="BehavioralSimulation"/>
<association xil_pn:name="Implementation"/>
<association xil_pn:name="BehavioralSimulation" xil_pn:seqID="1"/>
<association xil_pn:name="Implementation" xil_pn:seqID="6"/>
</file>
<file xil_pn:name="../../rtl/light8080.v" xil_pn:type="FILE_VERILOG">
<association xil_pn:name="BehavioralSimulation"/>
<association xil_pn:name="Implementation"/>
<association xil_pn:name="BehavioralSimulation" xil_pn:seqID="2"/>
<association xil_pn:name="Implementation" xil_pn:seqID="4"/>
</file>
<file xil_pn:name="../../rtl/micro_rom.v" xil_pn:type="FILE_VERILOG">
<association xil_pn:name="BehavioralSimulation"/>
<association xil_pn:name="Implementation"/>
<association xil_pn:name="BehavioralSimulation" xil_pn:seqID="3"/>
<association xil_pn:name="Implementation" xil_pn:seqID="1"/>
</file>
<file xil_pn:name="../../rtl/ram_image.v" xil_pn:type="FILE_VERILOG">
<association xil_pn:name="BehavioralSimulation"/>
<association xil_pn:name="Implementation"/>
<association xil_pn:name="BehavioralSimulation" xil_pn:seqID="4"/>
<association xil_pn:name="Implementation" xil_pn:seqID="3"/>
</file>
<file xil_pn:name="../../rtl/uart.v" xil_pn:type="FILE_VERILOG">
<association xil_pn:name="BehavioralSimulation"/>
<association xil_pn:name="Implementation"/>
<association xil_pn:name="BehavioralSimulation" xil_pn:seqID="5"/>
<association xil_pn:name="Implementation" xil_pn:seqID="2"/>
</file>
<file xil_pn:name="../../rtl/intr_ctrl.v" xil_pn:type="FILE_VERILOG">
<association xil_pn:name="BehavioralSimulation" xil_pn:seqID="6"/>
<association xil_pn:name="Implementation" xil_pn:seqID="5"/>
</file>
<file xil_pn:name="l80soc.ucf" xil_pn:type="FILE_UCF">
<association xil_pn:name="Implementation"/>
<association xil_pn:name="Implementation" xil_pn:seqID="0"/>
</file>
<file xil_pn:name="../../rtl/intr_ctrl.v" xil_pn:type="FILE_VERILOG">
<association xil_pn:name="BehavioralSimulation"/>
<association xil_pn:name="Implementation"/>
</file>
</files>
 
<properties>
67,10 → 67,11
<property xil_pn:name="Change Device Speed To" xil_pn:value="-4" xil_pn:valueState="default"/>
<property xil_pn:name="Change Device Speed To Post Trace" xil_pn:value="-4" xil_pn:valueState="default"/>
<property xil_pn:name="Combinatorial Logic Optimization" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Compile EDK Simulation Library" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Compile EDK Simulation Library" xil_pn:value="false" xil_pn:valueState="non-default"/>
<property xil_pn:name="Compile SIMPRIM (Timing) Simulation Library" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Compile UNISIM (Functional) Simulation Library" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Compile XilinxCoreLib (CORE Generator) Simulation Library" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Compile for HDL Debugging" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Configuration Clk (Configuration Pins)" xil_pn:value="Pull Up" xil_pn:valueState="default"/>
<property xil_pn:name="Configuration Pin Done" xil_pn:value="Pull Up" xil_pn:valueState="default"/>
<property xil_pn:name="Configuration Pin HSWAPEN" xil_pn:value="Pull Up" xil_pn:valueState="default"/>
91,6 → 92,7
<property xil_pn:name="Cross Clock Analysis" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="DCI Update Mode" xil_pn:value="As Required" xil_pn:valueState="default"/>
<property xil_pn:name="Decoder Extraction" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Delay Values To Be Read from SDF" xil_pn:value="Setup Time" xil_pn:valueState="default"/>
<property xil_pn:name="Device" xil_pn:value="xc3s200" xil_pn:valueState="non-default"/>
<property xil_pn:name="Device Family" xil_pn:value="Spartan3" xil_pn:valueState="non-default"/>
<property xil_pn:name="Device Speed Grade/Select ABS Minimum" xil_pn:value="-4" xil_pn:valueState="default"/>
106,7 → 108,7
<property xil_pn:name="Enable Message Filtering" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Enable Outputs (Output Events)" xil_pn:value="Default (5)" xil_pn:valueState="default"/>
<property xil_pn:name="Equivalent Register Removal XST" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Exclude Compilation of Deprecated EDK Cores" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Exclude Compilation of Deprecated EDK Cores" xil_pn:value="false" xil_pn:valueState="non-default"/>
<property xil_pn:name="Exclude Compilation of EDK Sub-Libraries" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Extra Effort" xil_pn:value="None" xil_pn:valueState="default"/>
<property xil_pn:name="Extra Effort (Highest PAR level only)" xil_pn:value="None" xil_pn:valueState="default"/>
130,6 → 132,7
<property xil_pn:name="Generate Post-Place &amp; Route Power Report" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Generate Post-Place &amp; Route Simulation Model" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Generate RTL Schematic" xil_pn:value="Yes" xil_pn:valueState="default"/>
<property xil_pn:name="Generate SAIF File for Power Optimization/Estimation Par" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Generate Testbench File" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Generate Timegroups Section" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Generate Timegroups Section Post Trace" xil_pn:value="false" xil_pn:valueState="default"/>
138,14 → 141,17
<property xil_pn:name="Global Set/Reset Port Name" xil_pn:value="GSR_PORT" xil_pn:valueState="default"/>
<property xil_pn:name="Global Tristate Port Name" xil_pn:value="GTS_PORT" xil_pn:valueState="default"/>
<property xil_pn:name="Hierarchy Separator" xil_pn:value="/" xil_pn:valueState="default"/>
<property xil_pn:name="ISim UUT Instance Name" xil_pn:value="UUT" xil_pn:valueState="default"/>
<property xil_pn:name="Ignore User Timing Constraints Map" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Ignore User Timing Constraints Par" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Implementation Top" xil_pn:value="Module|l80soc" xil_pn:valueState="non-default"/>
<property xil_pn:name="Implementation Top File" xil_pn:value="../../rtl/l80soc.v" xil_pn:valueState="non-default"/>
<property xil_pn:name="Implementation Top Instance Path" xil_pn:value="/l80soc" xil_pn:valueState="non-default"/>
<property xil_pn:name="Include 'uselib Directive in Verilog File" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Include SIMPRIM Models in Verilog File" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Include UNISIM Models in Verilog File" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Include sdf_annotate task in Verilog File" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Incremental Compilation" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Insert Buffers to Prevent Pulse Swallowing" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Instantiation Template Target Language Xps" xil_pn:value="Verilog" xil_pn:valueState="default"/>
<property xil_pn:name="JTAG Pin TCK" xil_pn:value="Pull Up" xil_pn:valueState="default"/>
153,10 → 159,13
<property xil_pn:name="JTAG Pin TDO" xil_pn:value="Pull Up" xil_pn:valueState="default"/>
<property xil_pn:name="JTAG Pin TMS" xil_pn:value="Pull Up" xil_pn:valueState="default"/>
<property xil_pn:name="Keep Hierarchy" xil_pn:value="No" xil_pn:valueState="default"/>
<property xil_pn:name="Language" xil_pn:value="Verilog" xil_pn:valueState="default"/>
<property xil_pn:name="Language" xil_pn:value="Verilog" xil_pn:valueState="non-default"/>
<property xil_pn:name="Last Applied Goal" xil_pn:value="Balanced" xil_pn:valueState="default"/>
<property xil_pn:name="Last Applied Strategy" xil_pn:value="Xilinx Default (unlocked)" xil_pn:valueState="default"/>
<property xil_pn:name="Last Unlock Status" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Launch SDK after Export" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Library for Verilog Sources" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Load glbl" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Logical Shifter Extraction" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Manual Implementation Compile Order" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Map Effort Level" xil_pn:value="High" xil_pn:valueState="default"/>
179,11 → 188,19
<property xil_pn:name="Optimization Strategy (Cover Mode)" xil_pn:value="Area" xil_pn:valueState="default"/>
<property xil_pn:name="Optimize Instantiated Primitives" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Other Bitgen Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Compiler Options" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Compiler Options Map" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Compiler Options Par" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Compiler Options Translate" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Compxlib Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Map Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other NETGEN Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Ngdbuild Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Place &amp; Route Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Simulator Commands Behavioral" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Simulator Commands Post-Map" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Simulator Commands Post-Route" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other Simulator Commands Post-Translate" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other XPWR Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Other XST Command Line Options" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Output Extended Identifiers" xil_pn:value="false" xil_pn:valueState="default"/>
207,7 → 224,6
<property xil_pn:name="Power Reduction Par" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Preferred Language" xil_pn:value="Verilog" xil_pn:valueState="default"/>
<property xil_pn:name="Priority Encoder Extraction" xil_pn:value="Yes" xil_pn:valueState="default"/>
<property xil_pn:name="Produce Advanced Verbose Report" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Produce Verbose Report" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Project Description" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Property Specification in Project File" xil_pn:value="Store all values" xil_pn:valueState="default"/>
227,8 → 243,8
<property xil_pn:name="Rename Top Level Module To" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Report Fastest Path(s) in Each Constraint" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Report Fastest Path(s) in Each Constraint Post Trace" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Report Paths by Endpoint" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Report Paths by Endpoint Post Trace" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Report Paths by Endpoint" xil_pn:value="3" xil_pn:valueState="default"/>
<property xil_pn:name="Report Paths by Endpoint Post Trace" xil_pn:value="3" xil_pn:valueState="default"/>
<property xil_pn:name="Report Type" xil_pn:value="Verbose Report" xil_pn:valueState="default"/>
<property xil_pn:name="Report Type Post Trace" xil_pn:value="Verbose Report" xil_pn:valueState="default"/>
<property xil_pn:name="Report Unconstrained Paths" xil_pn:value="" xil_pn:valueState="default"/>
239,18 → 255,37
<property xil_pn:name="Retain Hierarchy" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Router Effort Level (Overrides Overall Level)" xil_pn:value="None" xil_pn:valueState="default"/>
<property xil_pn:name="Run Design Rules Checker (DRC)" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Run for Specified Time" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Run for Specified Time Map" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Run for Specified Time Par" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Run for Specified Time Translate" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Safe Implementation" xil_pn:value="No" xil_pn:valueState="default"/>
<property xil_pn:name="Security" xil_pn:value="Enable Readback and Reconfiguration" xil_pn:valueState="default"/>
<property xil_pn:name="Selected Simulation Root Source Node Behavioral" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Selected Simulation Root Source Node Post-Map" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Selected Simulation Root Source Node Post-Route" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Selected Simulation Root Source Node Post-Translate" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Selected Simulation Source Node" xil_pn:value="UUT" xil_pn:valueState="default"/>
<property xil_pn:name="Shift Register Extraction" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Show All Models" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Simulation Model Target" xil_pn:value="Verilog" xil_pn:valueState="default"/>
<property xil_pn:name="Simulator" xil_pn:value="Other Verilog" xil_pn:valueState="non-default"/>
<property xil_pn:name="Simulation Run Time ISim" xil_pn:value="1000 ns" xil_pn:valueState="default"/>
<property xil_pn:name="Simulation Run Time Map" xil_pn:value="1000 ns" xil_pn:valueState="default"/>
<property xil_pn:name="Simulation Run Time Par" xil_pn:value="1000 ns" xil_pn:valueState="default"/>
<property xil_pn:name="Simulation Run Time Translate" xil_pn:value="1000 ns" xil_pn:valueState="default"/>
<property xil_pn:name="Simulator" xil_pn:value="ISim (VHDL/Verilog)" xil_pn:valueState="default"/>
<property xil_pn:name="Slice Packing" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Slice Utilization Ratio" xil_pn:value="100" xil_pn:valueState="default"/>
<property xil_pn:name="Specify 'define Macro Name and Value" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Specify Top Level Instance Names Behavioral" xil_pn:value="Default" xil_pn:valueState="default"/>
<property xil_pn:name="Specify Top Level Instance Names Post-Map" xil_pn:value="Default" xil_pn:valueState="default"/>
<property xil_pn:name="Specify Top Level Instance Names Post-Route" xil_pn:value="Default" xil_pn:valueState="default"/>
<property xil_pn:name="Specify Top Level Instance Names Post-Translate" xil_pn:value="Default" xil_pn:valueState="default"/>
<property xil_pn:name="Speed Grade" xil_pn:value="-4" xil_pn:valueState="non-default"/>
<property xil_pn:name="Starting Placer Cost Table (1-100) Map" xil_pn:value="1" xil_pn:valueState="default"/>
<property xil_pn:name="Starting Placer Cost Table (1-100) Par" xil_pn:value="1" xil_pn:valueState="default"/>
<property xil_pn:name="Synthesis Tool" xil_pn:value="XST (VHDL/Verilog)" xil_pn:valueState="default"/>
<property xil_pn:name="Target Simulator" xil_pn:value="Please Specify" xil_pn:valueState="default"/>
<property xil_pn:name="Target UCF File Name" xil_pn:value="l80soc.ucf" xil_pn:valueState="non-default"/>
<property xil_pn:name="Timing Mode Map" xil_pn:value="Non Timing Driven" xil_pn:valueState="default"/>
<property xil_pn:name="Timing Mode Par" xil_pn:value="Performance Evaluation" xil_pn:valueState="default"/>
259,8 → 294,20
<property xil_pn:name="Trim Unconnected Signals" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Tristate On Configuration Pulse Width" xil_pn:value="0" xil_pn:valueState="default"/>
<property xil_pn:name="Unused IOB Pins" xil_pn:value="Pull Down" xil_pn:valueState="default"/>
<property xil_pn:name="Use Bonded I/Os" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use 64-bit PlanAhead on 64-bit Systems" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Use Clock Enable" xil_pn:value="Yes" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Project File Behavioral" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Project File Post-Map" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Project File Post-Route" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Project File Post-Translate" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Simulation Command File Behavioral" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Simulation Command File Map" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Simulation Command File Par" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Simulation Command File Translate" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Waveform Configuration File Behav" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Waveform Configuration File Map" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Waveform Configuration File Par" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use Custom Waveform Configuration File Translate" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Use LOC Constraints" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Use RLOC Constraints" xil_pn:value="Yes" xil_pn:valueState="default"/>
<property xil_pn:name="Use Smart Guide" xil_pn:value="false" xil_pn:valueState="default"/>
269,6 → 316,8
<property xil_pn:name="Use Synthesis Constraints File" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="User Browsed Strategy Files" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="UserID Code (8 Digit Hexadecimal)" xil_pn:value="0xFFFFFFFF" xil_pn:valueState="default"/>
<property xil_pn:name="VHDL Source Analysis Standard" xil_pn:value="VHDL-93" xil_pn:valueState="default"/>
<property xil_pn:name="Value Range Check" xil_pn:value="false" xil_pn:valueState="default"/>
<property xil_pn:name="Verilog 2001 Xst" xil_pn:value="true" xil_pn:valueState="default"/>
<property xil_pn:name="Verilog Macros" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="Wait for DCI Match (Output Events) virtex2" xil_pn:value="Auto" xil_pn:valueState="default"/>
282,14 → 331,14
<property xil_pn:name="PROP_BehavioralSimTop" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_DesignName" xil_pn:value="xilinx_s3" xil_pn:valueState="non-default"/>
<property xil_pn:name="PROP_DevFamilyPMName" xil_pn:value="spartan3" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_PartitionCreateDelete" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_PartitionForcePlacement" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_PartitionForceSynth" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_PartitionForceTranslate" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_FPGAConfiguration" xil_pn:value="FPGAConfiguration" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_PostMapSimTop" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_PostParSimTop" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_PostSynthSimTop" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_PostXlateSimTop" xil_pn:value="" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_PreSynthesis" xil_pn:value="PreSynthesis" xil_pn:valueState="default"/>
<property xil_pn:name="PROP_intProjectCreationTimestamp" xil_pn:value="2012-04-28T10:49:13" xil_pn:valueState="non-default"/>
<property xil_pn:name="PROP_intWbtProjectID" xil_pn:value="C5369289913C450191D0A603E269B844" xil_pn:valueState="non-default"/>
<property xil_pn:name="PROP_intWorkingDirLocWRTProjDir" xil_pn:value="Same" xil_pn:valueState="non-default"/>
<property xil_pn:name="PROP_intWorkingDirUsed" xil_pn:value="No" xil_pn:valueState="non-default"/>
</properties>
298,6 → 347,13
 
<libraries/>
 
<partitions/>
<autoManagedFiles>
<!-- The following files are identified by `include statements in verilog -->
<!-- source files and are automatically managed by Project Navigator. -->
<!-- -->
<!-- Do not hand-edit this section, as it will be overwritten when the -->
<!-- project is analyzed based on files automatically identified as -->
<!-- include files. -->
</autoManagedFiles>
 
</project>
/verilog/syn/xilinx_s3/l80soc_summary.html
2,44 → 2,53
<BODY TEXT='#000000' BGCOLOR='#FFFFFF' LINK='#0000EE' VLINK='#551A8B' ALINK='#FF0000'>
<TABLE BORDER CELLSPACING=0 CELLPADDING=3 WIDTH='100%'>
<TR ALIGN=CENTER BGCOLOR='#99CCFF'>
<TD ALIGN=CENTER COLSPAN='4'><B>xilinx_s3 Project Status (03/03/2012 - 19:50:25)</B></TD></TR>
<TD ALIGN=CENTER COLSPAN='4'><B>l80soc Project Status (04/28/2012 - 12:00:22)</B></TD></TR>
<TR ALIGN=LEFT>
<TD BGCOLOR='#FFFF99'><B>Project File:</B></TD>
<TD>xilinx_s3.ise</TD>
<TD>xilinx_s3.xise</TD>
<TD BGCOLOR='#FFFF99'><b>Parser Errors:</b></TD>
<TD> No Errors </TD>
</TR>
<TR ALIGN=LEFT>
<TD BGCOLOR='#FFFF99'><B>Module Name:</B></TD>
<TD>l80soc</TD>
<TD BGCOLOR='#FFFF99'><B>Implementation State:</B></TD>
<TD>Placed and Routed</TD>
</TR>
<TR ALIGN=LEFT>
<TD BGCOLOR='#FFFF99'><B>Module Name:</B></TD>
<TD>l80soc</TD>
<TD BGCOLOR='#FFFF99'><B>Target Device:</B></TD>
<TD>xc3s200-4ft256</TD>
<TD BGCOLOR='#FFFF99'><UL><LI><B>Errors:</B></LI></UL></TD>
<TD>
No Errors</TD>
</TR>
<TR ALIGN=LEFT>
<TD BGCOLOR='#FFFF99'><B>Target Device:</B></TD>
<TD>xc3s200-4ft256</TD>
<TD BGCOLOR='#FFFF99'><B>Product Version:</B></TD><TD>ISE 13.4</TD>
<TD BGCOLOR='#FFFF99'><UL><LI><B>Warnings:</B></LI></UL></TD>
<TD ALIGN=LEFT><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\_xmsgs/*.xmsgs'>26 Warnings</A></TD>
<TD ALIGN=LEFT><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\_xmsgs/*.xmsgs?&DataKey=Warning'>22 Warnings (0 new)</A></TD>
</TR>
<TR ALIGN=LEFT>
<TD BGCOLOR='#FFFF99'><B>Product Version:</B></TD><TD>ISE 11.4</TD>
<TD BGCOLOR='#FFFF99'><B>Design Goal:</B></dif></TD>
<TD>Balanced</TD>
<TD BGCOLOR='#FFFF99'><UL><LI><B>Routing Results:</B></LI></UL></TD>
<TD>
<A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.unroutes'>All Signals Completely Routed</A></TD>
</TR>
<TR ALIGN=LEFT>
<TD BGCOLOR='#FFFF99'><B>Design Goal:</B></dif></TD>
<TD>Balanced</TD>
<TD BGCOLOR='#FFFF99'><B>Design Strategy:</B></dif></TD>
<TD><A HREF_DISABLED='Xilinx Default (unlocked)?&DataKey=Strategy'>Xilinx Default (unlocked)</A></TD>
<TD BGCOLOR='#FFFF99'><UL><LI><B>Timing Constraints:</B></LI></UL></TD>
<TD>
<A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.ptwx?&DataKey=ConstraintsData'>All Constraints Met</A></TD>
</TR>
<TR ALIGN=LEFT>
<TD BGCOLOR='#FFFF99'><B>Design Strategy:</B></dif></TD>
<TD>Xilinx Default (unlocked)</TD>
<TD BGCOLOR='#FFFF99'><B>Environment:</B></dif></TD>
<TD>
<A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc_envsettings.html'>
System Settings</A>
</TD>
<TD BGCOLOR='#FFFF99'><UL><LI><B>Final Timing Score:</B></LI></UL></TD>
<TD>0 (Setup: 0, Hold: 0, Component Switching Limit: 0)&nbsp;<A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.twx?&DataKey=XmlTimingReport'>(Timing Report)</A></TD>
<TD>0 &nbsp;<A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.twx?&DataKey=XmlTimingReport'>(Timing Report)</A></TD>
</TR>
</TABLE>
 
51,43 → 60,43
<TD ALIGN=LEFT><B>Logic Utilization</B></TD><TD><B>Used</B></TD><TD><B>Available</B></TD><TD><B>Utilization</B></TD><TD COLSPAN='2'><B>Note(s)</B></TD>
</TR>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>Number of Slice Flip Flops</TD>
<TD ALIGN=RIGHT>233</TD>
<TD ALIGN=RIGHT>237</TD>
<TD ALIGN=RIGHT>3,840</TD>
<TD ALIGN=RIGHT>6%</TD>
<TD COLSPAN='2'>&nbsp;</TD>
</TR>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>Number of 4 input LUTs</TD>
<TD ALIGN=RIGHT>377</TD>
<TD ALIGN=RIGHT>384</TD>
<TD ALIGN=RIGHT>3,840</TD>
<TD ALIGN=RIGHT>9%</TD>
<TD ALIGN=RIGHT>10%</TD>
<TD COLSPAN='2'>&nbsp;</TD>
</TR>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>Number of occupied Slices</TD>
<TD ALIGN=RIGHT>253</TD>
<TD ALIGN=RIGHT>255</TD>
<TD ALIGN=RIGHT>1,920</TD>
<TD ALIGN=RIGHT>13%</TD>
<TD COLSPAN='2'>&nbsp;</TD>
</TR>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>&nbsp;&nbsp;&nbsp;&nbsp;Number of Slices containing only related logic</TD>
<TD ALIGN=RIGHT>253</TD>
<TD ALIGN=RIGHT>253</TD>
<TD ALIGN=RIGHT>255</TD>
<TD ALIGN=RIGHT>255</TD>
<TD ALIGN=RIGHT>100%</TD>
<TD COLSPAN='2'>&nbsp;</TD>
</TR>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>&nbsp;&nbsp;&nbsp;&nbsp;Number of Slices containing unrelated logic</TD>
<TD ALIGN=RIGHT>0</TD>
<TD ALIGN=RIGHT>253</TD>
<TD ALIGN=RIGHT>255</TD>
<TD ALIGN=RIGHT>0%</TD>
<TD COLSPAN='2'>&nbsp;</TD>
</TR>
<TR ALIGN=RIGHT BGCOLOR='#FFFF99'><TD ALIGN=LEFT><B>Total Number of 4 input LUTs</B></TD>
<TD ALIGN=RIGHT>378</TD>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>Total Number of 4 input LUTs</TD>
<TD ALIGN=RIGHT>385</TD>
<TD ALIGN=RIGHT>3,840</TD>
<TD ALIGN=RIGHT>9%</TD>
<TD ALIGN=RIGHT>10%</TD>
<TD COLSPAN='2'>&nbsp;</TD>
</TR>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>&nbsp;&nbsp;&nbsp;&nbsp;Number used as logic</TD>
<TD ALIGN=RIGHT>361</TD>
<TD ALIGN=RIGHT>368</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD COLSPAN='2'>&nbsp;</TD>
123,7 → 132,7
<TD COLSPAN='2'>&nbsp;</TD>
</TR>
<TR ALIGN=RIGHT><TD ALIGN=LEFT>Average Fanout of Non-Clock Nets</TD>
<TD ALIGN=RIGHT>3.36</TD>
<TD ALIGN=RIGHT>3.39</TD>
<TD>&nbsp;</TD>
<TD>&nbsp;</TD>
<TD COLSPAN='2'>&nbsp;</TD>
160,12 → 169,12
<TR ALIGN=CENTER BGCOLOR='#99CCFF'><TD ALIGN=CENTER COLSPAN='6'><B>Detailed Reports</B></TD><TD ALIGN=RIGHT WIDTH='10%'COLSPAN=1> <A HREF_DISABLED="?&ExpandedTable=DetailedReports"><B>[-]</B></a></TD></TR>
<TR BGCOLOR='#FFFF99'><TD><B>Report Name</B></TD><TD><B>Status</B></TD><TD><B>Generated</B></TD>
<TD ALIGN=LEFT><B>Errors</B></TD><TD ALIGN=LEFT><B>Warnings</B></TD><TD ALIGN=LEFT COLSPAN='2'><B>Infos</B></TD></TR>
<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.syr'>Synthesis Report</A></TD><TD>Current</TD><TD>Sat Mar 3 19:50:01 2012</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\_xmsgs/xst.xmsgs'>24 Warnings</A></TD><TD ALIGN=LEFT COLSPAN='2'><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\_xmsgs/xst.xmsgs'>9 Infos</A></TD></TR>
<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.bld'>Translation Report</A></TD><TD>Current</TD><TD>Sat Mar 3 19:50:06 2012</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT COLSPAN='2'>0</TD></TR>
<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc_map.mrp'>Map Report</A></TD><TD>Current</TD><TD>Sat Mar 3 19:50:13 2012</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\_xmsgs/map.xmsgs'>2 Warnings</A></TD><TD ALIGN=LEFT COLSPAN='2'><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\_xmsgs/map.xmsgs'>2 Infos</A></TD></TR>
<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.par'>Place and Route Report</A></TD><TD>Current</TD><TD>Sat Mar 3 19:50:23 2012</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT COLSPAN='2'>0</TD></TR>
<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.syr'>Synthesis Report</A></TD><TD>Current</TD><TD>Sat 28. Apr 11:59:08 2012</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\_xmsgs/xst.xmsgs?&DataKey=Warning'>22 Warnings (0 new)</A></TD><TD ALIGN=LEFT COLSPAN='2'><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\_xmsgs/xst.xmsgs?&DataKey=Info'>7 Infos (1 new)</A></TD></TR>
<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.bld'>Translation Report</A></TD><TD>Current</TD><TD>Sat 28. Apr 11:59:29 2012</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT COLSPAN='2'>0</TD></TR>
<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc_map.mrp'>Map Report</A></TD><TD>Current</TD><TD>Sat 28. Apr 11:59:43 2012</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT COLSPAN='2'><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\_xmsgs/map.xmsgs?&DataKey=Info'>4 Infos (0 new)</A></TD></TR>
<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.par'>Place and Route Report</A></TD><TD>Current</TD><TD>Sat 28. Apr 12:00:08 2012</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT COLSPAN='2'>0</TD></TR>
<TR ALIGN=LEFT><TD>Power Report</TD><TD>&nbsp;</TD><TD>&nbsp;</TD><TD>&nbsp;</TD><TD>&nbsp;</TD><TD COLSPAN='2'>&nbsp;</TD></TR>
<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.twr'>Post-PAR Static Timing Report</A></TD><TD>Current</TD><TD>Sat Mar 3 19:50:25 2012</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT COLSPAN='2'><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\_xmsgs/trce.xmsgs'>2 Infos</A></TD></TR>
<TR ALIGN=LEFT><TD><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\l80soc.twr'>Post-PAR Static Timing Report</A></TD><TD>Current</TD><TD>Sat 28. Apr 12:00:18 2012</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT>0</TD><TD ALIGN=LEFT COLSPAN='2'><A HREF_DISABLED='C:/Projects/WiCores/light8080/dev/trunk/verilog/syn/xilinx_s3\_xmsgs/trce.xmsgs?&DataKey=Info'>5 Infos (0 new)</A></TD></TR>
<TR ALIGN=LEFT><TD>Bitgen Report</TD><TD>&nbsp;</TD><TD>&nbsp;</TD><TD>&nbsp;</TD><TD>&nbsp;</TD><TD COLSPAN='2'>&nbsp;</TD></TR>
</TABLE>
&nbsp;<BR><TABLE BORDER CELLSPACING=0 CELLPADDING=3 WIDTH='100%'>
174,5 → 183,5
</TABLE>
 
 
<br><center><b>Date Generated:</b> 03/03/2012 - 19:50:25</center>
<br><center><b>Date Generated:</b> 04/28/2012 - 12:00:22</center>
</BODY></HTML>
/verilog/syn/altera_c2/l80soc.qsf
41,7 → 41,7
set_global_assignment -name TOP_LEVEL_ENTITY l80soc
set_global_assignment -name ORIGINAL_QUARTUS_VERSION "9.1 SP2"
set_global_assignment -name PROJECT_CREATION_TIME_DATE "15:57:36 FEBRUARY 17, 2012"
set_global_assignment -name LAST_QUARTUS_VERSION "9.1 SP2"
set_global_assignment -name LAST_QUARTUS_VERSION 11.1
set_global_assignment -name EDA_SIMULATION_TOOL "Custom Verilog HDL"
set_global_assignment -name EDA_TIME_SCALE "1 ps" -section_id eda_simulation
set_global_assignment -name EDA_OUTPUT_DATA_FORMAT "VERILOG HDL" -section_id eda_simulation
63,4 → 63,5
set_global_assignment -name VERILOG_FILE ../../rtl/micro_rom.v
set_global_assignment -name VERILOG_FILE ../../rtl/ram_image.v
set_global_assignment -name VERILOG_FILE ../../rtl/uart.v
set_global_assignment -name PARTITION_FITTER_PRESERVATION_LEVEL PLACEMENT_AND_ROUTING -section_id Top
set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top
/verilog/syn/altera_c2/l80soc.fit.rpt
1,6 → 1,6
Fitter report for l80soc
Sat Mar 03 19:54:03 2012
Quartus II Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web Edition
Sun Apr 29 15:06:09 2012
Quartus II 32-bit Version 11.1 Build 173 11/01/2011 SJ Web Edition
 
 
---------------------
15,28 → 15,28
7. Incremental Compilation Placement Preservation
8. Pin-Out File
9. Fitter Resource Usage Summary
10. Input Pins
11. Output Pins
12. Bidir Pins
13. I/O Bank Usage
14. All Package Pins
15. Output Pin Default Load For Reported TCO
16. Fitter Resource Utilization by Entity
17. Delay Chain Summary
18. Pad To Core Delay Chain Fanout
19. Control Signals
20. Global & Other Fast Signals
21. Non-Global High Fan-Out Signals
22. Fitter RAM Summary
23. Interconnect Usage Summary
24. LAB Logic Elements
25. LAB-wide Signals
26. LAB Signals Sourced
27. LAB Signals Sourced Out
28. LAB Distinct Inputs
29. Fitter Device Options
30. Operating Settings and Conditions
31. Estimated Delay Added for Hold Timing
10. Fitter Partition Statistics
11. Input Pins
12. Output Pins
13. Bidir Pins
14. I/O Bank Usage
15. All Package Pins
16. Output Pin Default Load For Reported TCO
17. Fitter Resource Utilization by Entity
18. Delay Chain Summary
19. Pad To Core Delay Chain Fanout
20. Control Signals
21. Global & Other Fast Signals
22. Non-Global High Fan-Out Signals
23. Fitter RAM Summary
24. Interconnect Usage Summary
25. LAB Logic Elements
26. LAB-wide Signals
27. LAB Signals Sourced
28. LAB Signals Sourced Out
29. LAB Distinct Inputs
30. Fitter Device Options
31. Operating Settings and Conditions
32. Fitter Messages
 
 
44,7 → 44,7
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2010 Altera Corporation
Copyright (C) 1991-2011 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
60,26 → 60,26
 
 
 
+-----------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+----------------------------------------------+
; Fitter Status ; Successful - Sat Mar 03 19:54:03 2012 ;
; Quartus II Version ; 9.1 Build 350 03/24/2010 SP 2 SJ Web Edition ;
; Revision Name ; l80soc ;
; Top-level Entity Name ; l80soc ;
; Family ; Cyclone II ;
; Device ; EP2C8Q208C8 ;
; Timing Models ; Final ;
; Total logic elements ; 646 / 8,256 ( 8 % ) ;
; Total combinational functions ; 496 / 8,256 ( 6 % ) ;
; Dedicated logic registers ; 361 / 8,256 ( 4 % ) ;
; Total registers ; 361 ;
; Total pins ; 24 / 138 ( 17 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 47,616 / 165,888 ( 29 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 36 ( 0 % ) ;
; Total PLLs ; 0 / 2 ( 0 % ) ;
+------------------------------------+----------------------------------------------+
+-------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+------------------------------------------+
; Fitter Status ; Successful - Sun Apr 29 15:06:08 2012 ;
; Quartus II 32-bit Version ; 11.1 Build 173 11/01/2011 SJ Web Edition ;
; Revision Name ; l80soc ;
; Top-level Entity Name ; l80soc ;
; Family ; Cyclone II ;
; Device ; EP2C8Q208C8 ;
; Timing Models ; Final ;
; Total logic elements ; 631 / 8,256 ( 8 % ) ;
; Total combinational functions ; 499 / 8,256 ( 6 % ) ;
; Dedicated logic registers ; 361 / 8,256 ( 4 % ) ;
; Total registers ; 361 ;
; Total pins ; 24 / 138 ( 17 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 47,616 / 165,888 ( 29 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 36 ( 0 % ) ;
; Total PLLs ; 0 / 2 ( 0 % ) ;
+------------------------------------+------------------------------------------+
 
 
+----------------------------------------------------------------------------------------------------------------------------------------------+
94,7 → 94,8
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Auto Merge PLLs ; On ; On ;
; Ignore PLL Mode When Merging PLLs ; Off ; Off ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
105,7 → 106,7
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; On ; On ;
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
116,8 → 117,6
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Merge PLLs ; On ; On ;
; Ignore PLL Mode When Merging PLLs ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
128,10 → 127,7
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Stop After Congestion Map Generation ; Off ; Off ;
; Save Intermediate Fitting Results ; Off ; Off ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Use Best Effort Settings for Compilation ; Off ; Off ;
+----------------------------------------------------------------------------+--------------------------------+--------------------------------+
 
 
148,35 → 144,37
 
+----------------------------------------------+
; Incremental Compilation Preservation Summary ;
+-------------------------+--------------------+
; Type ; Value ;
+-------------------------+--------------------+
; Placement ; ;
; -- Requested ; 0 / 924 ( 0.00 % ) ;
; -- Achieved ; 0 / 924 ( 0.00 % ) ;
; ; ;
; Routing (by Connection) ; ;
; -- Requested ; 0 / 0 ( 0.00 % ) ;
; -- Achieved ; 0 / 0 ( 0.00 % ) ;
+-------------------------+--------------------+
+---------------------+------------------------+
; Type ; Value ;
+---------------------+------------------------+
; Placement (by node) ; ;
; -- Requested ; 0 / 927 ( 0.00 % ) ;
; -- Achieved ; 0 / 927 ( 0.00 % ) ;
; ; ;
; Routing (by net) ; ;
; -- Requested ; 0 / 0 ( 0.00 % ) ;
; -- Achieved ; 0 / 0 ( 0.00 % ) ;
+---------------------+------------------------+
 
 
+--------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
+----------------+----------------+-------------------+-------------------------+------------------------+------------------------------+----------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
 
 
+--------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
+----------------+---------+-------------------+-------------------------+-------------------+
; Top ; 924 ; 0 ; N/A ; Source File ;
+----------------+---------+-------------------+-------------------------+-------------------+
+------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+
; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+
; Top ; 924 ; 0 ; N/A ; Source File ;
; hard_block:auto_generated_inst ; 3 ; 0 ; N/A ; Source File ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+
 
 
+--------------+
190,19 → 188,19
+---------------------------------------------+---------------------------+
; Resource ; Usage ;
+---------------------------------------------+---------------------------+
; Total logic elements ; 646 / 8,256 ( 8 % ) ;
; -- Combinational with no register ; 285 ;
; -- Register only ; 150 ;
; -- Combinational with a register ; 211 ;
; Total logic elements ; 631 / 8,256 ( 8 % ) ;
; -- Combinational with no register ; 270 ;
; -- Register only ; 132 ;
; -- Combinational with a register ; 229 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 325 ;
; -- 3 input functions ; 72 ;
; -- <=2 input functions ; 99 ;
; -- Register only ; 150 ;
; -- 4 input functions ; 331 ;
; -- 3 input functions ; 73 ;
; -- <=2 input functions ; 95 ;
; -- Register only ; 132 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 450 ;
; -- normal mode ; 453 ;
; -- arithmetic mode ; 46 ;
; ; ;
; Total registers* ; 361 / 8,646 ( 4 % ) ;
209,7 → 207,7
; -- Dedicated logic registers ; 361 / 8,256 ( 4 % ) ;
; -- I/O registers ; 0 / 390 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 53 / 516 ( 10 % ) ;
; Total LABs: partially or completely used ; 51 / 516 ( 10 % ) ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 24 / 138 ( 17 % ) ;
224,19 → 222,90
; JTAGs ; 0 / 1 ( 0 % ) ;
; ASMI blocks ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 2% / 3% / 2% ;
; Peak interconnect usage (total/H/V) ; 8% / 8% / 7% ;
; Average interconnect usage (total/H/V) ; 2% / 2% / 3% ;
; Peak interconnect usage (total/H/V) ; 8% / 6% / 11% ;
; Maximum fan-out node ; clock~clkctrl ;
; Maximum fan-out ; 373 ;
; Highest non-global fan-out signal ; reset ;
; Highest non-global fan-out ; 54 ;
; Total fan-out ; 3136 ;
; Average fan-out ; 3.18 ;
; Total fan-out ; 3157 ;
; Average fan-out ; 3.19 ;
+---------------------------------------------+---------------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
 
 
 
+---------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+---------------------------------------------+--------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+---------------------------------------------+--------------------+--------------------------------+
; Difficulty Clustering Region ; Low ; Low ;
; ; ; ;
; Total logic elements ; 631 / 8256 ( 7 % ) ; 0 / 8256 ( 0 % ) ;
; -- Combinational with no register ; 270 ; 0 ;
; -- Register only ; 132 ; 0 ;
; -- Combinational with a register ; 229 ; 0 ;
; ; ; ;
; Logic element usage by number of LUT inputs ; ; ;
; -- 4 input functions ; 331 ; 0 ;
; -- 3 input functions ; 73 ; 0 ;
; -- <=2 input functions ; 95 ; 0 ;
; -- Register only ; 132 ; 0 ;
; ; ; ;
; Logic elements by mode ; ; ;
; -- normal mode ; 453 ; 0 ;
; -- arithmetic mode ; 46 ; 0 ;
; ; ; ;
; Total registers ; 361 ; 0 ;
; -- Dedicated logic registers ; 361 / 8256 ( 4 % ) ; 0 / 8256 ( 0 % ) ;
; -- I/O registers ; 0 ; 0 ;
; ; ; ;
; Total LABs: partially or completely used ; 51 / 516 ( 9 % ) ; 0 / 516 ( 0 % ) ;
; ; ; ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 24 ; 0 ;
; Embedded Multiplier 9-bit elements ; 0 / 36 ( 0 % ) ; 0 / 36 ( 0 % ) ;
; Total memory bits ; 47616 ; 0 ;
; Total RAM block bits ; 55296 ; 0 ;
; M4K ; 12 / 36 ( 33 % ) ; 0 / 36 ( 0 % ) ;
; Clock control block ; 2 / 10 ( 20 % ) ; 0 / 10 ( 0 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 0 ; 0 ;
; -- Registered Input Connections ; 0 ; 0 ;
; -- Output Connections ; 0 ; 0 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 3196 ; 0 ;
; -- Registered Connections ; 978 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 0 ; 0 ;
; -- hard_block:auto_generated_inst ; 0 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 7 ; 0 ;
; -- Output Ports ; 1 ; 0 ;
; -- Bidir Ports ; 16 ; 0 ;
; ; ; ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+---------------------------------------------+--------------------+--------------------------------+
 
 
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
243,12 → 312,12
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; clock ; 23 ; 1 ; 0 ; 9 ; 0 ; 1 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; extint[0] ; 14 ; 1 ; 0 ; 14 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; extint[0] ; 176 ; 2 ; 23 ; 19 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; extint[1] ; 27 ; 1 ; 0 ; 9 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; extint[2] ; 145 ; 3 ; 34 ; 14 ; 4 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; extint[2] ; 127 ; 3 ; 34 ; 9 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; extint[3] ; 28 ; 1 ; 0 ; 9 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; reset ; 24 ; 1 ; 0 ; 9 ; 1 ; 55 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; rxd ; 74 ; 4 ; 16 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
; rxd ; 94 ; 4 ; 28 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; Fitter ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
 
 
257,7 → 326,7
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
; txd ; 192 ; 2 ; 9 ; 19 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; - ; - ;
; txd ; 99 ; 4 ; 30 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; - ; - ;
+------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
 
 
266,22 → 335,22
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
; p1dio[0] ; 189 ; 2 ; 12 ; 19 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[0] ; - ;
; p1dio[1] ; 187 ; 2 ; 14 ; 19 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[1] ; - ;
; p1dio[2] ; 149 ; 3 ; 34 ; 16 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[2] ; - ;
; p1dio[3] ; 75 ; 4 ; 16 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[3] ; - ;
; p1dio[4] ; 171 ; 2 ; 28 ; 19 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[4] ; - ;
; p1dio[5] ; 182 ; 2 ; 18 ; 19 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[5] ; - ;
; p1dio[6] ; 150 ; 3 ; 34 ; 16 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[6] ; - ;
; p1dio[7] ; 180 ; 2 ; 18 ; 19 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[7] ; - ;
; p2dio[0] ; 191 ; 2 ; 12 ; 19 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[0] ; - ;
; p2dio[1] ; 188 ; 2 ; 12 ; 19 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[1] ; - ;
; p2dio[2] ; 176 ; 2 ; 23 ; 19 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[2] ; - ;
; p2dio[3] ; 185 ; 2 ; 14 ; 19 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[3] ; - ;
; p2dio[4] ; 173 ; 2 ; 25 ; 19 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[4] ; - ;
; p2dio[5] ; 179 ; 2 ; 18 ; 19 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[5] ; - ;
; p2dio[6] ; 181 ; 2 ; 18 ; 19 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[6] ; - ;
; p2dio[7] ; 175 ; 2 ; 23 ; 19 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[7] ; - ;
; p1dio[0] ; 77 ; 4 ; 18 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[0] ; - ;
; p1dio[1] ; 90 ; 4 ; 28 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[1] ; - ;
; p1dio[2] ; 118 ; 3 ; 34 ; 7 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[2] ; - ;
; p1dio[3] ; 81 ; 4 ; 23 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[3] ; - ;
; p1dio[4] ; 76 ; 4 ; 18 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[4] ; - ;
; p1dio[5] ; 80 ; 4 ; 23 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[5] ; - ;
; p1dio[6] ; 89 ; 4 ; 28 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[6] ; - ;
; p1dio[7] ; 92 ; 4 ; 28 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p1dir[7] ; - ;
; p2dio[0] ; 82 ; 4 ; 23 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[0] ; - ;
; p2dio[1] ; 87 ; 4 ; 25 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[1] ; - ;
; p2dio[2] ; 128 ; 3 ; 34 ; 9 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[2] ; - ;
; p2dio[3] ; 116 ; 3 ; 34 ; 5 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[3] ; - ;
; p2dio[4] ; 88 ; 4 ; 25 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[4] ; - ;
; p2dio[5] ; 173 ; 2 ; 25 ; 19 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[5] ; - ;
; p2dio[6] ; 84 ; 4 ; 25 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[6] ; - ;
; p2dio[7] ; 86 ; 4 ; 25 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; Fitter ; 0 pF ; p2dir[7] ; - ;
+----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+
 
 
290,10 → 359,10
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 7 / 32 ( 22 % ) ; 3.3V ; -- ;
; 2 ; 14 / 35 ( 40 % ) ; 3.3V ; -- ;
; 3 ; 4 / 35 ( 11 % ) ; 3.3V ; -- ;
; 4 ; 2 / 36 ( 6 % ) ; 3.3V ; -- ;
; 1 ; 6 / 32 ( 19 % ) ; 3.3V ; -- ;
; 2 ; 2 / 35 ( 6 % ) ; 3.3V ; -- ;
; 3 ; 5 / 35 ( 14 % ) ; 3.3V ; -- ;
; 4 ; 14 / 36 ( 39 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
 
 
315,7 → 384,7
; 11 ; 8 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 12 ; 9 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 13 ; 10 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 14 ; 18 ; 1 ; extint[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 14 ; 18 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 15 ; 19 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 16 ; 20 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
; 17 ; 21 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
375,32 → 444,32
; 71 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 72 ; 75 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 73 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 74 ; 76 ; 4 ; rxd ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 75 ; 77 ; 4 ; p1dio[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 76 ; 78 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 77 ; 79 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 74 ; 76 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 75 ; 77 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 76 ; 78 ; 4 ; p1dio[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 77 ; 79 ; 4 ; p1dio[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 78 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 79 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 80 ; 82 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 81 ; 83 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 82 ; 84 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 80 ; 82 ; 4 ; p1dio[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 81 ; 83 ; 4 ; p1dio[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 82 ; 84 ; 4 ; p2dio[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 83 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 84 ; 85 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 84 ; 85 ; 4 ; p2dio[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 85 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 86 ; 86 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 87 ; 87 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 88 ; 88 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 89 ; 89 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 90 ; 90 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 86 ; 86 ; 4 ; p2dio[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 87 ; 87 ; 4 ; p2dio[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 88 ; 88 ; 4 ; p2dio[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 89 ; 89 ; 4 ; p1dio[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 90 ; 90 ; 4 ; p1dio[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 91 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 92 ; 91 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 92 ; 91 ; 4 ; p1dio[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 93 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 94 ; 92 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 94 ; 92 ; 4 ; rxd ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 95 ; 93 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 96 ; 94 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 97 ; 95 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 98 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 99 ; 96 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 99 ; 96 ; 4 ; txd ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 100 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 101 ; 97 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 102 ; 98 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
417,9 → 486,9
; 113 ; 109 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 114 ; 110 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 115 ; 112 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 116 ; 113 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 116 ; 113 ; 3 ; p2dio[3] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 117 ; 114 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 118 ; 117 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 118 ; 117 ; 3 ; p1dio[2] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 119 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 120 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 121 ; 121 ; 3 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
428,8 → 497,8
; 124 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 125 ; 123 ; 3 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
; 126 ; 124 ; 3 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
; 127 ; 125 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 128 ; 126 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 127 ; 125 ; 3 ; extint[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 128 ; 126 ; 3 ; p2dio[2] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 129 ; 127 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 130 ; 128 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
; 131 ; 129 ; 3 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;
446,12 → 515,12
; 142 ; 138 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 143 ; 141 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 144 ; 142 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 145 ; 143 ; 3 ; extint[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 145 ; 143 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 146 ; 149 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 147 ; 150 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 148 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 149 ; 151 ; 3 ; p1dio[2] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 150 ; 152 ; 3 ; p1dio[6] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 149 ; 151 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 150 ; 152 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 151 ; 153 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 152 ; 154 ; 3 ; GND* ; ; ; ; Row I/O ; ; no ; Off ;
; 153 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
472,28 → 541,28
; 168 ; 161 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 169 ; 162 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 170 ; 163 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 171 ; 164 ; 2 ; p1dio[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 171 ; 164 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 172 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 173 ; 165 ; 2 ; p2dio[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 173 ; 165 ; 2 ; p2dio[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 174 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 175 ; 168 ; 2 ; p2dio[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 176 ; 169 ; 2 ; p2dio[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 175 ; 168 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 176 ; 169 ; 2 ; extint[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 177 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 178 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 179 ; 173 ; 2 ; p2dio[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 180 ; 174 ; 2 ; p1dio[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 181 ; 175 ; 2 ; p2dio[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 182 ; 176 ; 2 ; p1dio[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 179 ; 173 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 180 ; 174 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 181 ; 175 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 182 ; 176 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 183 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 184 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 185 ; 180 ; 2 ; p2dio[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 185 ; 180 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 186 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 187 ; 181 ; 2 ; p1dio[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 188 ; 182 ; 2 ; p2dio[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 189 ; 183 ; 2 ; p1dio[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 187 ; 181 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 188 ; 182 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 189 ; 183 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 190 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;
; 191 ; 184 ; 2 ; p2dio[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 192 ; 185 ; 2 ; txd ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ;
; 191 ; 184 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 192 ; 185 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 193 ; 186 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
; 194 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 195 ; 187 ; 2 ; GND* ; ; ; ; Column I/O ; ; no ; Off ;
556,16 → 625,16
+----------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;
+----------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------+--------------+
; |l80soc ; 646 (101) ; 361 (62) ; 0 (0) ; 47616 ; 12 ; 0 ; 0 ; 0 ; 24 ; 0 ; 285 (39) ; 150 (39) ; 211 (15) ; |l80soc ; work ;
; |intr_ctrl:intrc| ; 27 (27) ; 14 (14) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 13 (13) ; 1 (1) ; 13 (13) ; |l80soc|intr_ctrl:intrc ; work ;
; |light8080:cpu| ; 435 (435) ; 222 (222) ; 0 (0) ; 14848 ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 213 (213) ; 92 (92) ; 130 (130) ; |l80soc|light8080:cpu ; ;
; |micro_rom:rom| ; 0 (0) ; 0 (0) ; 0 (0) ; 14848 ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |l80soc|light8080:cpu|micro_rom:rom ; work ;
; |l80soc ; 631 (103) ; 361 (62) ; 0 (0) ; 47616 ; 12 ; 0 ; 0 ; 0 ; 24 ; 0 ; 270 (37) ; 132 (36) ; 229 (18) ; |l80soc ; ;
; |intr_ctrl:intrc| ; 25 (25) ; 14 (14) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 1 (1) ; 17 (17) ; |l80soc|intr_ctrl:intrc ; ;
; |light8080:cpu| ; 429 (429) ; 222 (222) ; 0 (0) ; 14848 ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 207 (207) ; 77 (77) ; 145 (145) ; |l80soc|light8080:cpu ; ;
; |micro_rom:rom| ; 0 (0) ; 0 (0) ; 0 (0) ; 14848 ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |l80soc|light8080:cpu|micro_rom:rom ; ;
; |altsyncram:Ram0_rtl_0| ; 0 (0) ; 0 (0) ; 0 (0) ; 14848 ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |l80soc|light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0 ; ;
; |altsyncram_ts61:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 14848 ; 4 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |l80soc|light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated ; ;
; |ram_image:ram| ; 0 (0) ; 0 (0) ; 0 (0) ; 32768 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |l80soc|ram_image:ram ; work ;
; |altsyncram:ram_rtl_1| ; 0 (0) ; 0 (0) ; 0 (0) ; 32768 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |l80soc|ram_image:ram|altsyncram:ram_rtl_1 ; ;
; |altsyncram_9il1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 32768 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |l80soc|ram_image:ram|altsyncram:ram_rtl_1|altsyncram_9il1:auto_generated ; ;
; |uart:uart| ; 91 (91) ; 63 (63) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 20 (20) ; 18 (18) ; 53 (53) ; |l80soc|uart:uart ; work ;
; |ram_image:ram| ; 0 (0) ; 0 (0) ; 0 (0) ; 32768 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |l80soc|ram_image:ram ; ;
; |altsyncram:ram_rtl_0| ; 0 (0) ; 0 (0) ; 0 (0) ; 32768 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |l80soc|ram_image:ram|altsyncram:ram_rtl_0 ; ;
; |altsyncram_tv81:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 32768 ; 8 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |l80soc|ram_image:ram|altsyncram:ram_rtl_0|altsyncram_tv81:auto_generated ; ;
; |uart:uart| ; 90 (90) ; 63 (63) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 19 (19) ; 18 (18) ; 53 (53) ; |l80soc|uart:uart ; ;
+----------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------+--------------+
Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.
 
581,12 → 650,12
; p1dio[3] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; p1dio[4] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; p1dio[5] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; p1dio[6] ; Bidir ; (6) 4641 ps ; (6) 4641 ps ; -- ; -- ;
; p1dio[6] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; p1dio[7] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; p2dio[0] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; p2dio[1] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; p2dio[2] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; p2dio[3] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; p2dio[2] ; Bidir ; (6) 4641 ps ; (6) 4641 ps ; -- ; -- ;
; p2dio[3] ; Bidir ; (6) 4641 ps ; (6) 4641 ps ; -- ; -- ;
; p2dio[4] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; p2dio[5] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; p2dio[6] ; Bidir ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
597,7 → 666,7
; extint[1] ; Input ; (0) 351 ps ; (0) 351 ps ; -- ; -- ;
; extint[3] ; Input ; (0) 351 ps ; (0) 351 ps ; -- ; -- ;
; extint[2] ; Input ; (6) 4641 ps ; (6) 4641 ps ; -- ; -- ;
; extint[0] ; Input ; (6) 4641 ps ; (6) 4641 ps ; -- ; -- ;
; extint[0] ; Input ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
; rxd ; Input ; (6) 4686 ps ; (6) 4686 ps ; -- ; -- ;
+-----------+----------+---------------+---------------+-----------------------+-----+
 
608,7 → 677,7
; Source Pin / Fanout ; Pad To Core Index ; Setting ;
+----------------------------------+-------------------+---------+
; p1dio[0] ; ; ;
; - io_dout~3 ; 1 ; 6 ;
; - io_dout~3 ; 0 ; 6 ;
; p1dio[1] ; ; ;
; - io_dout~7 ; 0 ; 6 ;
; p1dio[2] ; ; ;
620,7 → 689,7
; p1dio[5] ; ; ;
; - io_dout~15 ; 0 ; 6 ;
; p1dio[6] ; ; ;
; - io_dout~17 ; 0 ; 6 ;
; - io_dout~17 ; 1 ; 6 ;
; p1dio[7] ; ; ;
; - io_dout~19 ; 0 ; 6 ;
; p2dio[0] ; ; ;
630,13 → 699,13
; p2dio[2] ; ; ;
; - io_dout~9 ; 0 ; 6 ;
; p2dio[3] ; ; ;
; - io_dout~11 ; 0 ; 6 ;
; - io_dout~11 ; 1 ; 6 ;
; p2dio[4] ; ; ;
; - io_dout~13 ; 1 ; 6 ;
; p2dio[5] ; ; ;
; - io_dout~15 ; 1 ; 6 ;
; - io_dout~15 ; 0 ; 6 ;
; p2dio[6] ; ; ;
; - io_dout~17 ; 0 ; 6 ;
; - io_dout~17 ; 1 ; 6 ;
; p2dio[7] ; ; ;
; - io_dout~19 ; 1 ; 6 ;
; clock ; ; ;
644,9 → 713,9
; extint[1] ; ; ;
; extint[3] ; ; ;
; extint[2] ; ; ;
; - intr_ctrl:intrc|act_int~5 ; 1 ; 6 ;
; - intr_ctrl:intrc|act_int~4 ; 1 ; 6 ;
; extint[0] ; ; ;
; - intr_ctrl:intrc|act_int~7 ; 0 ; 6 ;
; - intr_ctrl:intrc|act_int~6 ; 0 ; 6 ;
; rxd ; ; ;
; - uart:uart|sserIn~feeder ; 0 ; 6 ;
+----------------------------------+-------------------+---------+
658,71 → 727,69
; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;
+--------------------------------+--------------------+---------+---------------------------+--------+----------------------+------------------+---------------------------+
; clock ; PIN_23 ; 373 ; Clock ; yes ; Global Clock ; GCLK2 ; -- ;
; comb~0 ; LCCOMB_X18_Y14_N0 ; 8 ; Write enable ; no ; -- ; -- ; -- ;
; intr_ctrl:intrc|Equal3~0 ; LCCOMB_X15_Y14_N16 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; intr_ctrl:intrc|cpu_inst[4]~8 ; LCCOMB_X15_Y14_N18 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;
; intr_ctrl:intrc|intSel~15 ; LCCOMB_X15_Y14_N0 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; intr_ena[0]~1 ; LCCOMB_X18_Y14_N8 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; io_dout[0]~5 ; LCCOMB_X17_Y16_N24 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|Equal18~0 ; LCCOMB_X23_Y14_N8 ; 5 ; Sync. load ; no ; -- ; -- ; -- ;
; light8080:cpu|T1[6]~3 ; LCCOMB_X13_Y14_N10 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|T2[2]~3 ; LCCOMB_X13_Y14_N28 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|addr_low[1]~1 ; LCCOMB_X17_Y13_N8 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|flag_reg[6]~12 ; LCCOMB_X21_Y14_N28 ; 3 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|inta_reg ; LCFF_X14_Y14_N17 ; 41 ; Sync. clear ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~209 ; LCCOMB_X24_Y16_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~211 ; LCCOMB_X23_Y13_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~213 ; LCCOMB_X24_Y11_N26 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~215 ; LCCOMB_X24_Y11_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~217 ; LCCOMB_X24_Y16_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~219 ; LCCOMB_X24_Y16_N24 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~221 ; LCCOMB_X24_Y16_N28 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~223 ; LCCOMB_X24_Y11_N22 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~225 ; LCCOMB_X24_Y11_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~227 ; LCCOMB_X23_Y13_N26 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~229 ; LCCOMB_X24_Y16_N20 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~231 ; LCCOMB_X23_Y13_N10 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~233 ; LCCOMB_X24_Y16_N4 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~235 ; LCCOMB_X24_Y16_N8 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~237 ; LCCOMB_X24_Y11_N10 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~239 ; LCCOMB_X24_Y11_N30 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|uc_decode~0 ; LCCOMB_X12_Y14_N20 ; 22 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|uc_ret_addr[4]~1 ; LCCOMB_X13_Y14_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|ucode_field2[7] ; LCFF_X19_Y13_N1 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; p1dir[0] ; LCFF_X18_Y14_N25 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[0]~0 ; LCCOMB_X18_Y14_N24 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; p1dir[1] ; LCFF_X18_Y16_N5 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[2] ; LCFF_X18_Y14_N7 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[3] ; LCFF_X18_Y14_N29 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[4] ; LCFF_X18_Y14_N3 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[5] ; LCFF_X18_Y14_N5 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[6] ; LCFF_X18_Y16_N17 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[7] ; LCFF_X18_Y14_N11 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1reg[0]~0 ; LCCOMB_X18_Y16_N8 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; p2dir[0] ; LCFF_X19_Y16_N27 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[0]~0 ; LCCOMB_X19_Y16_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; p2dir[1] ; LCFF_X19_Y16_N9 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[2] ; LCFF_X19_Y16_N13 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[3] ; LCFF_X19_Y16_N17 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[4] ; LCFF_X19_Y16_N21 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[5] ; LCFF_X19_Y16_N5 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[6] ; LCFF_X19_Y16_N25 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[7] ; LCFF_X19_Y16_N29 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2reg[0]~0 ; LCCOMB_X18_Y16_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; comb~0 ; LCCOMB_X23_Y12_N26 ; 8 ; Write enable ; no ; -- ; -- ; -- ;
; intr_ctrl:intrc|Selector2~2 ; LCCOMB_X21_Y10_N18 ; 6 ; Clock enable ; no ; -- ; -- ; -- ;
; intr_ctrl:intrc|cpu_inst[5]~7 ; LCCOMB_X23_Y10_N18 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;
; intr_ena[0]~1 ; LCCOMB_X23_Y8_N22 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; io_dout[4]~5 ; LCCOMB_X24_Y7_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|Equal18~0 ; LCCOMB_X26_Y10_N0 ; 4 ; Sync. load ; no ; -- ; -- ; -- ;
; light8080:cpu|T1[4]~3 ; LCCOMB_X24_Y12_N14 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|T2[4]~3 ; LCCOMB_X23_Y11_N30 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|addr_low[3]~1 ; LCCOMB_X28_Y10_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|flag_reg[6]~10 ; LCCOMB_X26_Y10_N14 ; 3 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~209 ; LCCOMB_X25_Y12_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~211 ; LCCOMB_X25_Y14_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~213 ; LCCOMB_X25_Y14_N10 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~215 ; LCCOMB_X25_Y12_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~217 ; LCCOMB_X25_Y14_N20 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~219 ; LCCOMB_X24_Y13_N20 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~221 ; LCCOMB_X24_Y13_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~223 ; LCCOMB_X26_Y14_N12 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~225 ; LCCOMB_X26_Y12_N2 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~227 ; LCCOMB_X25_Y10_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~229 ; LCCOMB_X25_Y13_N14 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~231 ; LCCOMB_X26_Y12_N30 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~233 ; LCCOMB_X25_Y10_N10 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~235 ; LCCOMB_X25_Y12_N4 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~237 ; LCCOMB_X25_Y12_N26 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|rbank~239 ; LCCOMB_X26_Y14_N8 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|uc_decode~0 ; LCCOMB_X28_Y13_N18 ; 28 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|uc_ret_addr[6]~1 ; LCCOMB_X28_Y15_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; light8080:cpu|ucode_field2[7] ; LCFF_X28_Y10_N9 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; p1dir[0] ; LCFF_X26_Y7_N15 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[0]~0 ; LCCOMB_X26_Y7_N14 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; p1dir[1] ; LCFF_X26_Y7_N21 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[2] ; LCFF_X26_Y7_N3 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[3] ; LCFF_X26_Y7_N5 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[4] ; LCFF_X26_Y7_N19 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[5] ; LCFF_X26_Y7_N29 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[6] ; LCFF_X26_Y7_N23 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1dir[7] ; LCFF_X26_Y7_N13 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p1reg[0]~0 ; LCCOMB_X23_Y7_N24 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; p2dir[0] ; LCFF_X26_Y8_N5 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[0]~0 ; LCCOMB_X26_Y8_N4 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; p2dir[1] ; LCFF_X26_Y8_N23 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[2] ; LCFF_X26_Y8_N25 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[3] ; LCFF_X26_Y8_N31 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[4] ; LCFF_X26_Y8_N9 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[5] ; LCFF_X26_Y8_N11 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[6] ; LCFF_X26_Y8_N13 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2dir[7] ; LCFF_X26_Y8_N19 ; 1 ; Output enable ; no ; -- ; -- ; -- ;
; p2reg[0]~0 ; LCCOMB_X25_Y7_N6 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; reset ; PIN_24 ; 55 ; Clock enable, Sync. clear ; no ; -- ; -- ; -- ;
; reset ; PIN_24 ; 138 ; Async. clear ; yes ; Global Clock ; GCLK1 ; -- ;
; uart:uart|Equal5~10 ; LCCOMB_X17_Y15_N10 ; 17 ; Sync. clear ; no ; -- ; -- ; -- ;
; uart:uart|rxBaudCnt[1]~1 ; LCCOMB_X17_Y13_N24 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|rxBitCnt[1]~12 ; LCCOMB_X16_Y13_N12 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|rxBusy ; LCFF_X17_Y13_N11 ; 13 ; Sync. clear ; no ; -- ; -- ; -- ;
; uart:uart|rxData[0]~0 ; LCCOMB_X16_Y13_N22 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|rxShiftReg[0]~0 ; LCCOMB_X16_Y13_N26 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|txBitCnt[3]~6 ; LCCOMB_X15_Y15_N26 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|txBusy ; LCFF_X17_Y15_N27 ; 24 ; Sync. clear ; no ; -- ; -- ; -- ;
; uart:uart|txShiftReg[5]~4 ; LCCOMB_X17_Y15_N24 ; 7 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|txShiftReg~2 ; LCCOMB_X17_Y15_N0 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;
; uartbaud[15]~3 ; LCCOMB_X18_Y14_N10 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; uartbaud[7]~2 ; LCCOMB_X21_Y15_N22 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|Equal5~10 ; LCCOMB_X25_Y8_N28 ; 17 ; Sync. clear ; no ; -- ; -- ; -- ;
; uart:uart|rxBaudCnt[0]~1 ; LCCOMB_X21_Y8_N10 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|rxBitCnt[1]~12 ; LCCOMB_X22_Y8_N4 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|rxBusy ; LCFF_X21_Y8_N13 ; 12 ; Sync. clear ; no ; -- ; -- ; -- ;
; uart:uart|rxData[0]~0 ; LCCOMB_X21_Y8_N26 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|rxShiftReg[0]~0 ; LCCOMB_X21_Y8_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|txBitCnt[3]~6 ; LCCOMB_X28_Y8_N14 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|txBusy ; LCFF_X28_Y8_N17 ; 24 ; Sync. clear ; no ; -- ; -- ; -- ;
; uart:uart|txShiftReg[1]~4 ; LCCOMB_X28_Y9_N18 ; 7 ; Clock enable ; no ; -- ; -- ; -- ;
; uart:uart|txShiftReg~2 ; LCCOMB_X28_Y9_N22 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;
; uartbaud[15]~3 ; LCCOMB_X23_Y8_N28 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
; uartbaud[7]~2 ; LCCOMB_X25_Y8_N26 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;
+--------------------------------+--------------------+---------+---------------------------+--------+----------------------+------------------+---------------------------+
 
 
742,32 → 809,24
; Name ; Fan-Out ;
+------------------------------------------------------------------------------------------------+---------+
; reset ; 54 ;
; light8080:cpu|inta_reg ; 41 ;
; light8080:cpu|inta_reg ; 42 ;
; light8080:cpu|Mux10~1 ; 31 ;
; light8080:cpu|Mux11~1 ; 31 ;
; light8080:cpu|Mux8~1 ; 31 ;
; light8080:cpu|Mux9~1 ; 31 ;
; light8080:cpu|ucode_field2[4] ; 24 ;
; light8080:cpu|addr_low[1] ; 24 ;
; light8080:cpu|uc_decode~0 ; 28 ;
; uart:uart|txBusy ; 24 ;
; light8080:cpu|addr_low[3] ; 23 ;
; light8080:cpu|addr_low[2] ; 23 ;
; light8080:cpu|addr_low[0] ; 23 ;
; light8080:cpu|uc_decode~0 ; 22 ;
; light8080:cpu|ucode_field2[0] ; 21 ;
; light8080:cpu|ucode_field2[4] ; 22 ;
; light8080:cpu|ucode_field2[1] ; 21 ;
; light8080:cpu|Mux27~1 ; 20 ;
; light8080:cpu|ucode_field2[2] ; 20 ;
; light8080:cpu|DO[4]~1 ; 20 ;
; light8080:cpu|Mux22~5 ; 19 ;
; light8080:cpu|Mux24~8 ; 19 ;
; light8080:cpu|Mux22~3 ; 19 ;
; light8080:cpu|Mux21~3 ; 19 ;
; light8080:cpu|rbank~207 ; 19 ;
; light8080:cpu|rbank~197 ; 19 ;
; light8080:cpu|rbank~187 ; 19 ;
; light8080:cpu|rbank~177 ; 19 ;
; light8080:cpu|ucode_field2[2] ; 19 ;
; light8080:cpu|ucode_field2[0] ; 19 ;
; light8080:cpu|DO[2]~0 ; 19 ;
; light8080:cpu|Mux24~7 ; 18 ;
; light8080:cpu|Mux26~8 ; 18 ;
; light8080:cpu|Mux26~5 ; 18 ;
; light8080:cpu|ucode_field2[18] ; 18 ;
; light8080:cpu|ucode_field2[17] ; 18 ;
; light8080:cpu|ucode_field2[16] ; 18 ;
774,34 → 833,956
; light8080:cpu|ucode_field2[6] ; 17 ;
; light8080:cpu|ucode_field2[15] ; 17 ;
; light8080:cpu|Mux20~3 ; 17 ;
; light8080:cpu|uc_end~1 ; 17 ;
; light8080:cpu|Mux0~5 ; 17 ;
; uart:uart|Equal5~10 ; 17 ;
; light8080:cpu|addr_low[4] ; 17 ;
; light8080:cpu|addr_low[5] ; 17 ;
; light8080:cpu|addr_low[6] ; 17 ;
; light8080:cpu|addr_low[7] ; 17 ;
; light8080:cpu|we_rb~0 ; 16 ;
; uart:uart|rxBusy ; 13 ;
; light8080:cpu|ucode_field2[3] ; 16 ;
; light8080:cpu|addr_low[1] ; 16 ;
; light8080:cpu|addr_low[3] ; 15 ;
; light8080:cpu|addr_low[2] ; 15 ;
; light8080:cpu|addr_low[0] ; 15 ;
; light8080:cpu|Equal13~0 ; 13 ;
; light8080:cpu|ucode_field2[3] ; 12 ;
; uart:uart|rxBusy ; 12 ;
; uart:uart|baudCE16 ; 12 ;
; light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ram_block1a26 ; 12 ;
; intr_ctrl:intrc|intSq[0] ; 11 ;
; intr_ctrl:intrc|always0~0 ; 11 ;
; intr_ctrl:intrc|intSq[1] ; 11 ;
; light8080:cpu|T1[2] ; 9 ;
; io_dout[0]~0 ; 9 ;
; light8080:cpu|rbank~207 ; 11 ;
; light8080:cpu|rbank~197 ; 11 ;
; light8080:cpu|rbank~187 ; 11 ;
; light8080:cpu|rbank~177 ; 11 ;
; light8080:cpu|Mux0~4 ; 11 ;
; light8080:cpu|uc_do_ret~0 ; 11 ;
; light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ram_block1a26 ; 11 ;
; light8080:cpu|Equal19~1 ; 10 ;
; io_dout[4]~0 ; 9 ;
; light8080:cpu|T1[0] ; 9 ;
; light8080:cpu|DO[3] ; 9 ;
; light8080:cpu|DO[1] ; 9 ;
; light8080:cpu|DO[0] ; 9 ;
; light8080:cpu|addr_low[4] ; 9 ;
; light8080:cpu|addr_low[5] ; 9 ;
; light8080:cpu|addr_low[6] ; 9 ;
; light8080:cpu|addr_low[7] ; 9 ;
; light8080:cpu|DO[2] ; 9 ;
; uart:uart|rxShiftReg[0]~0 ; 8 ;
; uart:uart|rxData[0]~0 ; 8 ;
; light8080:cpu|T2[4]~3 ; 8 ;
; light8080:cpu|T2~1 ; 8 ;
; light8080:cpu|T2~0 ; 8 ;
; light8080:cpu|T1[4]~3 ; 8 ;
; light8080:cpu|T1~1 ; 8 ;
; light8080:cpu|T1~0 ; 8 ;
; light8080:cpu|rbank~239 ; 8 ;
; light8080:cpu|rbank~237 ; 8 ;
; light8080:cpu|rbank~235 ; 8 ;
; light8080:cpu|rbank~233 ; 8 ;
; light8080:cpu|rbank~231 ; 8 ;
; light8080:cpu|rbank~229 ; 8 ;
; light8080:cpu|rbank~227 ; 8 ;
; light8080:cpu|rbank~225 ; 8 ;
; light8080:cpu|rbank~223 ; 8 ;
; light8080:cpu|rbank~221 ; 8 ;
; light8080:cpu|rbank~219 ; 8 ;
; light8080:cpu|rbank~217 ; 8 ;
; light8080:cpu|rbank~215 ; 8 ;
; light8080:cpu|rbank~213 ; 8 ;
; light8080:cpu|rbank~211 ; 8 ;
; light8080:cpu|rbank~209 ; 8 ;
; light8080:cpu|T1[2] ; 8 ;
; light8080:cpu|uc_ret_addr[6]~1 ; 8 ;
; comb~0 ; 8 ;
; io_dout[4]~5 ; 8 ;
; light8080:cpu|ucode_field2[7] ; 8 ;
; light8080:cpu|ucode_field2[5] ; 8 ;
; p2dir[0]~0 ; 8 ;
; p2reg[0]~0 ; 8 ;
; p1dir[0]~0 ; 8 ;
; p1reg[0]~0 ; 8 ;
; Equal2~2 ; 8 ;
; uartbaud[15]~3 ; 8 ;
; light8080:cpu|DO[7] ; 8 ;
; light8080:cpu|DO[6] ; 8 ;
; light8080:cpu|DO[5] ; 8 ;
; uartbaud[7]~2 ; 8 ;
; light8080:cpu|addr_low[3]~1 ; 8 ;
; scpu_io ; 8 ;
; always0~0 ; 8 ;
; light8080:cpu|DO[4] ; 8 ;
; light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ram_block1a20 ; 8 ;
; light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ram_block1a27 ; 8 ;
; light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ram_block1a28 ; 8 ;
; light8080:cpu|T1[3] ; 7 ;
; io_dout~6 ; 7 ;
; intr_ctrl:intrc|intSq.10 ; 7 ;
; light8080:cpu|T1[1] ; 7 ;
; light8080:cpu|do_reset ; 7 ;
; intr_ctrl:intrc|cpu_inst[0] ; 7 ;
; uart:uart|txShiftReg[1]~4 ; 7 ;
; intr_ena[0]~0 ; 7 ;
; light8080:cpu|flag_reg[0] ; 7 ;
; light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ram_block1a29 ; 7 ;
; light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ram_block1a30 ; 7 ;
; light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ram_block1a31 ; 7 ;
; intr_ctrl:intrc|cpu_inst[5]~6 ; 6 ;
; intr_ctrl:intrc|Selector2~2 ; 6 ;
; light8080:cpu|Mux25~1 ; 6 ;
; light8080:cpu|T1[7] ; 6 ;
; intr_ctrl:intrc|act_int[0] ; 5 ;
; uart:uart|rxBaudCnt[0] ; 5 ;
; light8080:cpu|Mux25~0 ; 5 ;
; light8080:cpu|T1[4] ; 5 ;
; light8080:cpu|T1[5] ; 5 ;
; light8080:cpu|T1[6] ; 5 ;
; light8080:cpu|IR[5] ; 5 ;
; light8080:cpu|Mux5~8 ; 5 ;
; cpu_din[2]~5 ; 5 ;
; Equal7~1 ; 5 ;
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; light8080:cpu|uc_ret_addr~5 ; 1 ;
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; light8080:cpu|uc_ret_addr~2 ; 1 ;
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; light8080:cpu|addr_plus_1[3]~7 ; 1 ;
; ram_image:ram|altsyncram:ram_rtl_0|altsyncram_tv81:auto_generated|ram_block1a3 ; 1 ;
; ram_image:ram|altsyncram:ram_rtl_0|altsyncram_tv81:auto_generated|ram_block1a2 ; 1 ;
; light8080:cpu|addr_plus_1[2]~5 ; 1 ;
; ram_image:ram|altsyncram:ram_rtl_0|altsyncram_tv81:auto_generated|ram_block1a1 ; 1 ;
; light8080:cpu|addr_plus_1[1]~3 ; 1 ;
; light8080:cpu|addr_plus_1[0]~1 ; 1 ;
; ram_image:ram|altsyncram:ram_rtl_0|altsyncram_tv81:auto_generated|ram_block1a0 ; 1 ;
; uart:uart|txBaudCnt[3]~10 ; 1 ;
; uart:uart|txBaudCnt[2]~9 ; 1 ;
; uart:uart|txBaudCnt[2]~8 ; 1 ;
; uart:uart|txBaudCnt[1]~7 ; 1 ;
; uart:uart|txBaudCnt[1]~6 ; 1 ;
; uart:uart|txBaudCnt[0]~5 ; 1 ;
; uart:uart|txBaudCnt[0]~4 ; 1 ;
+------------------------------------------------------------------------------------------------+---------+
 
 
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary ;
+---------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------------------+--------------------------------------------------------------------------------------------------------+
; Name ; Type ; Mode ; Clock Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M4Ks ; MIF ; Location ;
+---------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------------------+--------------------------------------------------------------------------------------------------------+
; light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ALTSYNCRAM ; AUTO ; ROM ; Single Clock ; 512 ; 32 ; -- ; -- ; yes ; no ; -- ; -- ; 16384 ; 512 ; 29 ; -- ; -- ; 14848 ; 4 ; db/l80soc.rom0_micro_rom_cd0ab125.hdl.mif ; M4K_X11_Y14, M4K_X11_Y15, M4K_X11_Y13, M4K_X11_Y12 ;
; ram_image:ram|altsyncram:ram_rtl_1|altsyncram_9il1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Single Clock ; 4096 ; 8 ; 4096 ; 8 ; yes ; no ; yes ; no ; 32768 ; 4096 ; 8 ; 4096 ; 8 ; 32768 ; 8 ; db/l80soc.ram0_ram_image_778cd75f.hdl.mif ; M4K_X27_Y17, M4K_X27_Y12, M4K_X27_Y13, M4K_X27_Y14, M4K_X27_Y11, M4K_X27_Y16, M4K_X11_Y16, M4K_X27_Y15 ;
+---------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------------------+--------------------------------------------------------------------------------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter RAM Summary ;
+---------------------------------------------------------------------------------------------+------+-------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------------------+-----------------------------------------------------------------------------------------------------+
; Name ; Type ; Mode ; Clock Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M4Ks ; MIF ; Location ;
+---------------------------------------------------------------------------------------------+------+-------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------------------+-----------------------------------------------------------------------------------------------------+
; light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ALTSYNCRAM ; AUTO ; ROM ; Single Clock ; 512 ; 32 ; -- ; -- ; yes ; no ; -- ; -- ; 16384 ; 512 ; 29 ; -- ; -- ; 14848 ; 4 ; db/l80soc.rom0_micro_rom_cd0ab125.hdl.mif ; M4K_X27_Y16, M4K_X27_Y13, M4K_X27_Y17, M4K_X27_Y18 ;
; ram_image:ram|altsyncram:ram_rtl_0|altsyncram_tv81:auto_generated|ALTSYNCRAM ; AUTO ; Single Port ; Single Clock ; 4096 ; 8 ; -- ; -- ; yes ; no ; -- ; -- ; 32768 ; 4096 ; 8 ; -- ; -- ; 32768 ; 8 ; db/l80soc.ram0_ram_image_778cd75f.hdl.mif ; M4K_X27_Y15, M4K_X27_Y12, M4K_X27_Y10, M4K_X27_Y14, M4K_X27_Y11, M4K_X27_Y9, M4K_X27_Y8, M4K_X27_Y7 ;
+---------------------------------------------------------------------------------------------+------+-------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+-------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------------------+-----------------------------------------------------------------------------------------------------+
Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.
 
 
810,14 → 1791,14
+----------------------------+------------------------+
; Interconnect Resource Type ; Usage ;
+----------------------------+------------------------+
; Block interconnects ; 1,081 / 26,052 ( 4 % ) ;
; C16 interconnects ; 4 / 1,156 ( < 1 % ) ;
; C4 interconnects ; 469 / 17,952 ( 3 % ) ;
; Direct links ; 175 / 26,052 ( < 1 % ) ;
; Block interconnects ; 1,103 / 26,052 ( 4 % ) ;
; C16 interconnects ; 9 / 1,156 ( < 1 % ) ;
; C4 interconnects ; 602 / 17,952 ( 3 % ) ;
; Direct links ; 140 / 26,052 ( < 1 % ) ;
; Global clocks ; 2 / 8 ( 25 % ) ;
; Local interconnects ; 306 / 8,256 ( 4 % ) ;
; R24 interconnects ; 23 / 1,020 ( 2 % ) ;
; R4 interconnects ; 621 / 22,440 ( 3 % ) ;
; Local interconnects ; 299 / 8,256 ( 4 % ) ;
; R24 interconnects ; 8 / 1,020 ( < 1 % ) ;
; R4 interconnects ; 481 / 22,440 ( 2 % ) ;
+----------------------------+------------------------+
 
 
824,24 → 1805,24
+----------------------------------------------------------------------------+
; LAB Logic Elements ;
+---------------------------------------------+------------------------------+
; Number of Logic Elements (Average = 12.19) ; Number of LABs (Total = 53) ;
; Number of Logic Elements (Average = 12.37) ; Number of LABs (Total = 51) ;
+---------------------------------------------+------------------------------+
; 1 ; 5 ;
; 1 ; 2 ;
; 2 ; 2 ;
; 3 ; 1 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 0 ;
; 6 ; 2 ;
; 7 ; 1 ;
; 8 ; 1 ;
; 9 ; 0 ;
; 10 ; 3 ;
; 11 ; 3 ;
; 12 ; 1 ;
; 13 ; 1 ;
; 14 ; 3 ;
; 15 ; 3 ;
; 16 ; 27 ;
; 5 ; 3 ;
; 6 ; 1 ;
; 7 ; 0 ;
; 8 ; 3 ;
; 9 ; 1 ;
; 10 ; 1 ;
; 11 ; 2 ;
; 12 ; 3 ;
; 13 ; 2 ;
; 14 ; 7 ;
; 15 ; 5 ;
; 16 ; 19 ;
+---------------------------------------------+------------------------------+
 
 
848,13 → 1829,14
+-------------------------------------------------------------------+
; LAB-wide Signals ;
+------------------------------------+------------------------------+
; LAB-wide Signals (Average = 1.87) ; Number of LABs (Total = 53) ;
; LAB-wide Signals (Average = 1.78) ; Number of LABs (Total = 51) ;
+------------------------------------+------------------------------+
; 1 Async. clear ; 17 ;
; 1 Clock ; 49 ;
; 1 Clock enable ; 17 ;
; 1 Sync. clear ; 2 ;
; 2 Clock enables ; 14 ;
; 1 Async. clear ; 16 ;
; 1 Clock ; 47 ;
; 1 Clock enable ; 12 ;
; 1 Sync. clear ; 7 ;
; 1 Sync. load ; 1 ;
; 2 Clock enables ; 8 ;
+------------------------------------+------------------------------+
 
 
861,41 → 1843,41
+-----------------------------------------------------------------------------+
; LAB Signals Sourced ;
+----------------------------------------------+------------------------------+
; Number of Signals Sourced (Average = 17.79) ; Number of LABs (Total = 53) ;
; Number of Signals Sourced (Average = 18.61) ; Number of LABs (Total = 51) ;
+----------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 3 ;
; 1 ; 1 ;
; 2 ; 3 ;
; 3 ; 1 ;
; 3 ; 0 ;
; 4 ; 0 ;
; 5 ; 1 ;
; 6 ; 0 ;
; 7 ; 0 ;
; 8 ; 0 ;
; 5 ; 0 ;
; 6 ; 1 ;
; 7 ; 1 ;
; 8 ; 1 ;
; 9 ; 0 ;
; 10 ; 2 ;
; 11 ; 1 ;
; 10 ; 0 ;
; 11 ; 0 ;
; 12 ; 2 ;
; 13 ; 0 ;
; 14 ; 1 ;
; 15 ; 1 ;
; 16 ; 3 ;
; 17 ; 4 ;
; 18 ; 4 ;
; 19 ; 1 ;
; 20 ; 1 ;
; 21 ; 2 ;
; 22 ; 4 ;
; 23 ; 3 ;
; 24 ; 7 ;
; 25 ; 2 ;
; 26 ; 3 ;
; 27 ; 1 ;
; 28 ; 0 ;
; 29 ; 1 ;
; 30 ; 0 ;
; 14 ; 4 ;
; 15 ; 2 ;
; 16 ; 2 ;
; 17 ; 1 ;
; 18 ; 1 ;
; 19 ; 3 ;
; 20 ; 5 ;
; 21 ; 5 ;
; 22 ; 5 ;
; 23 ; 1 ;
; 24 ; 3 ;
; 25 ; 3 ;
; 26 ; 0 ;
; 27 ; 2 ;
; 28 ; 1 ;
; 29 ; 2 ;
; 30 ; 1 ;
; 31 ; 0 ;
; 32 ; 2 ;
; 32 ; 1 ;
+----------------------------------------------+------------------------------+
 
 
902,27 → 1884,25
+--------------------------------------------------------------------------------+
; LAB Signals Sourced Out ;
+-------------------------------------------------+------------------------------+
; Number of Signals Sourced Out (Average = 8.58) ; Number of LABs (Total = 53) ;
; Number of Signals Sourced Out (Average = 8.88) ; Number of LABs (Total = 51) ;
+-------------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 6 ;
; 1 ; 3 ;
; 2 ; 3 ;
; 3 ; 1 ;
; 3 ; 2 ;
; 4 ; 3 ;
; 5 ; 1 ;
; 6 ; 2 ;
; 7 ; 5 ;
; 8 ; 6 ;
; 9 ; 4 ;
; 10 ; 4 ;
; 11 ; 3 ;
; 5 ; 3 ;
; 6 ; 3 ;
; 7 ; 1 ;
; 8 ; 4 ;
; 9 ; 1 ;
; 10 ; 6 ;
; 11 ; 7 ;
; 12 ; 3 ;
; 13 ; 2 ;
; 14 ; 2 ;
; 13 ; 3 ;
; 14 ; 5 ;
; 15 ; 1 ;
; 16 ; 6 ;
; 17 ; 0 ;
; 18 ; 1 ;
; 16 ; 3 ;
+-------------------------------------------------+------------------------------+
 
 
929,39 → 1909,39
+-----------------------------------------------------------------------------+
; LAB Distinct Inputs ;
+----------------------------------------------+------------------------------+
; Number of Distinct Inputs (Average = 16.68) ; Number of LABs (Total = 53) ;
; Number of Distinct Inputs (Average = 18.25) ; Number of LABs (Total = 51) ;
+----------------------------------------------+------------------------------+
; 0 ; 0 ;
; 1 ; 0 ;
; 2 ; 0 ;
; 3 ; 3 ;
; 4 ; 4 ;
; 5 ; 3 ;
; 6 ; 2 ;
; 7 ; 1 ;
; 3 ; 2 ;
; 4 ; 0 ;
; 5 ; 2 ;
; 6 ; 1 ;
; 7 ; 4 ;
; 8 ; 1 ;
; 9 ; 2 ;
; 10 ; 0 ;
; 9 ; 0 ;
; 10 ; 1 ;
; 11 ; 1 ;
; 12 ; 1 ;
; 13 ; 0 ;
; 14 ; 2 ;
; 15 ; 4 ;
; 13 ; 1 ;
; 14 ; 3 ;
; 15 ; 3 ;
; 16 ; 1 ;
; 17 ; 0 ;
; 18 ; 4 ;
; 19 ; 1 ;
; 20 ; 2 ;
; 21 ; 1 ;
; 22 ; 2 ;
; 23 ; 5 ;
; 24 ; 2 ;
; 17 ; 1 ;
; 18 ; 1 ;
; 19 ; 2 ;
; 20 ; 1 ;
; 21 ; 2 ;
; 22 ; 3 ;
; 23 ; 2 ;
; 24 ; 5 ;
; 25 ; 2 ;
; 26 ; 1 ;
; 27 ; 0 ;
; 28 ; 2 ;
; 29 ; 2 ;
; 30 ; 1 ;
; 26 ; 5 ;
; 27 ; 1 ;
; 28 ; 1 ;
; 29 ; 1 ;
; 30 ; 0 ;
; 31 ; 3 ;
+----------------------------------------------+------------------------------+
 
995,147 → 1975,134
+---------------------------+--------+
 
 
+------------------------------------------------------------+
; Estimated Delay Added for Hold Timing ;
+-----------------+----------------------+-------------------+
; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;
+-----------------+----------------------+-------------------+
 
 
+-----------------+
; Fitter Messages ;
+-----------------+
Info: *******************************************************************
Info: Running Quartus II Fitter
Info: Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web Edition
Info: Processing started: Sat Mar 03 19:53:56 2012
Info: Running Quartus II 32-bit Fitter
Info: Version 11.1 Build 173 11/01/2011 SJ Web Edition
Info: Processing started: Sun Apr 29 15:05:36 2012
Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off l80soc -c l80soc
Info: Selected device EP2C8Q208C8 for design "l80soc"
Info: Low junction temperature is 0 degrees C
Info: High junction temperature is 85 degrees C
Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning: Feature LogicLock is only available with a valid subscription license. Please purchase a software subscription to gain full access to this feature.
Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info: Device EP2C5Q208C8 is compatible
Info: Device EP2C5Q208I8 is compatible
Info: Device EP2C8Q208I8 is compatible
Info: Fitter converted 3 user pins into dedicated programming pins
Info: Pin ~ASDO~ is reserved at location 1
Info: Pin ~nCSO~ is reserved at location 2
Info: Pin ~LVDS54p/nCEO~ is reserved at location 108
Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Critical Warning: No exact pin location assignment(s) for 24 pins of 24 total pins
Info: Pin p1dio[0] not assigned to an exact location on the device
Info: Pin p1dio[1] not assigned to an exact location on the device
Info: Pin p1dio[2] not assigned to an exact location on the device
Info: Pin p1dio[3] not assigned to an exact location on the device
Info: Pin p1dio[4] not assigned to an exact location on the device
Info: Pin p1dio[5] not assigned to an exact location on the device
Info: Pin p1dio[6] not assigned to an exact location on the device
Info: Pin p1dio[7] not assigned to an exact location on the device
Info: Pin p2dio[0] not assigned to an exact location on the device
Info: Pin p2dio[1] not assigned to an exact location on the device
Info: Pin p2dio[2] not assigned to an exact location on the device
Info: Pin p2dio[3] not assigned to an exact location on the device
Info: Pin p2dio[4] not assigned to an exact location on the device
Info: Pin p2dio[5] not assigned to an exact location on the device
Info: Pin p2dio[6] not assigned to an exact location on the device
Info: Pin p2dio[7] not assigned to an exact location on the device
Info: Pin txd not assigned to an exact location on the device
Info: Pin clock not assigned to an exact location on the device
Info: Pin reset not assigned to an exact location on the device
Info: Pin extint[1] not assigned to an exact location on the device
Info: Pin extint[3] not assigned to an exact location on the device
Info: Pin extint[2] not assigned to an exact location on the device
Info: Pin extint[0] not assigned to an exact location on the device
Info: Pin rxd not assigned to an exact location on the device
Info: Timing-driven compilation is using the Classic Timing Analyzer
Info: Detected fmax, tsu, tco, and/or tpd requirements -- optimizing circuit to achieve only the specified requirements
Info: Automatically promoted node clock (placed in PIN 23 (CLK0, LVDSCLK0p, Input))
Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G2
Info: Automatically promoted node reset (placed in PIN 24 (CLK1, LVDSCLK0n, Input))
Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G1
Info: Following destination nodes may be non-global or may not use global or regional clocks
Info: Destination node light8080:cpu|inte_reg
Info: Destination node light8080:cpu|condition_reg
Info: Destination node light8080:cpu|inta_reg
Info: Destination node light8080:cpu|delayed_ei
Info: Destination node light8080:cpu|flag_reg[0]
Info: Destination node light8080:cpu|flag_reg[6]
Info: Destination node light8080:cpu|flag_reg[2]
Info: Destination node light8080:cpu|int_pending
Info: Destination node light8080:cpu|daa_res9[1]
Info: Destination node light8080:cpu|daa_res9[2]
Info: Non-global destination nodes limited to 10 nodes
Info: Starting register packing
Extra Info: Performing register packing on registers with non-logic cell location assignments
Extra Info: Completed register packing on registers with non-logic cell location assignments
Extra Info: Started Fast Input/Output/OE register processing
Extra Info: Finished Fast Input/Output/OE register processing
Extra Info: Moving registers into I/O cells, Multiplier Blocks, and RAM blocks to improve timing and density
Extra Info: Finished moving registers into I/O cells, Multiplier Blocks, and RAM blocks
Info: Finished register packing
Extra Info: No registers were packed into other blocks
Info: Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement
Info: Number of I/O pins in group: 22 (unused VREF, 3.3V VCCIO, 5 input, 1 output, 16 bidirectional)
Info: I/O standards used: 3.3-V LVTTL.
Info: I/O bank details before I/O pin placement
Info: Statistics of I/O banks
Info: I/O bank number 1 does not use VREF pins and has undetermined VCCIO pins. 4 total pin(s) used -- 28 pins available
Info: I/O bank number 2 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 35 pins available
Info: I/O bank number 3 does not use VREF pins and has undetermined VCCIO pins. 1 total pin(s) used -- 34 pins available
Info: I/O bank number 4 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 36 pins available
Info: Fitter preparation operations ending: elapsed time is 00:00:01
Info: Fitter placement preparation operations beginning
Info: Fitter placement preparation operations ending: elapsed time is 00:00:00
Info: Fitter placement operations beginning
Info: Fitter placement was successful
Info: Fitter placement operations ending: elapsed time is 00:00:02
Info: Estimated most critical path is memory to memory delay of 14.801 ns
Info: 1: + IC(0.000 ns) + CELL(0.000 ns) = 0.000 ns; Loc. = M4K_X11_Y13; Fanout = 1; MEM Node = 'light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ram_block1a16~porta_address_reg8'
Info: 2: + IC(0.000 ns) + CELL(3.761 ns) = 3.761 ns; Loc. = M4K_X11_Y13; Fanout = 1; MEM Node = 'light8080:cpu|micro_rom:rom|altsyncram:Ram0_rtl_0|altsyncram_ts61:auto_generated|ram_block1a16'
Info: 3: + IC(2.001 ns) + CELL(0.624 ns) = 6.386 ns; Loc. = LAB_X24_Y15; Fanout = 1; COMB Node = 'light8080:cpu|Mux10~0'
Info: 4: + IC(0.160 ns) + CELL(0.651 ns) = 7.197 ns; Loc. = LAB_X24_Y15; Fanout = 31; COMB Node = 'light8080:cpu|Mux10~1'
Info: 5: + IC(1.158 ns) + CELL(0.370 ns) = 8.725 ns; Loc. = LAB_X24_Y14; Fanout = 1; COMB Node = 'light8080:cpu|rbank~182'
Info: 6: + IC(0.441 ns) + CELL(0.366 ns) = 9.532 ns; Loc. = LAB_X24_Y14; Fanout = 1; COMB Node = 'light8080:cpu|rbank~183'
Info: 7: + IC(1.697 ns) + CELL(0.206 ns) = 11.435 ns; Loc. = LAB_X26_Y15; Fanout = 1; COMB Node = 'light8080:cpu|rbank~184'
Info: 8: + IC(0.441 ns) + CELL(0.366 ns) = 12.242 ns; Loc. = LAB_X26_Y15; Fanout = 19; COMB Node = 'light8080:cpu|rbank~187'
Info: 9: + IC(2.383 ns) + CELL(0.176 ns) = 14.801 ns; Loc. = M4K_X11_Y16; Fanout = 0; MEM Node = 'ram_image:ram|altsyncram:ram_rtl_1|altsyncram_9il1:auto_generated|ram_block1a6~porta_address_reg10'
Info: Total cell delay = 6.520 ns ( 44.05 % )
Info: Total interconnect delay = 8.281 ns ( 55.95 % )
Info: Fitter routing operations beginning
Info: Average interconnect usage is 2% of the available device resources
Info: Peak interconnect usage is 7% of the available device resources in the region that extends from location X11_Y10 to location X22_Y19
Info: Fitter routing operations ending: elapsed time is 00:00:01
Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info: Optimizations that may affect the design's routability were skipped
Info: Optimizations that may affect the design's timing were skipped
Info: Started post-fitting delay annotation
Warning: Found 17 output pins without output pin load capacitance assignment
Info: Pin "p1dio[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p1dio[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p1dio[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p1dio[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p1dio[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p1dio[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p1dio[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p1dio[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p2dio[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p2dio[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p2dio[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p2dio[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p2dio[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p2dio[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p2dio[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "p2dio[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Pin "txd" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info: Delay annotation completed successfully
Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
Info: Quartus II Fitter was successful. 0 errors, 4 warnings
Info: Peak virtual memory: 207 megabytes
Info: Processing ended: Sat Mar 03 19:54:03 2012
Info: Elapsed time: 00:00:07
Info: Total CPU time (on all processors): 00:00:06
Warning (20028): Parallel compilation is not licensed and has been disabled
Info (119006): Selected device EP2C8Q208C8 for design "l80soc"
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Info (171003): Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time
Warning (292013): Feature LogicLock is only available with a valid subscription license. You can purchase a software subscription to gain full access to this feature.
Info (176444): Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices
Info (176445): Device EP2C5Q208C8 is compatible
Info (176445): Device EP2C5Q208I8 is compatible
Info (176445): Device EP2C8Q208I8 is compatible
Info (169124): Fitter converted 3 user pins into dedicated programming pins
Info (169125): Pin ~ASDO~ is reserved at location 1
Info (169125): Pin ~nCSO~ is reserved at location 2
Info (169125): Pin ~LVDS54p/nCEO~ is reserved at location 108
Info (176045): Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Critical Warning (169085): No exact pin location assignment(s) for 24 pins of 24 total pins
Info (169086): Pin p1dio[0] not assigned to an exact location on the device
Info (169086): Pin p1dio[1] not assigned to an exact location on the device
Info (169086): Pin p1dio[2] not assigned to an exact location on the device
Info (169086): Pin p1dio[3] not assigned to an exact location on the device
Info (169086): Pin p1dio[4] not assigned to an exact location on the device
Info (169086): Pin p1dio[5] not assigned to an exact location on the device
Info (169086): Pin p1dio[6] not assigned to an exact location on the device
Info (169086): Pin p1dio[7] not assigned to an exact location on the device
Info (169086): Pin p2dio[0] not assigned to an exact location on the device
Info (169086): Pin p2dio[1] not assigned to an exact location on the device
Info (169086): Pin p2dio[2] not assigned to an exact location on the device
Info (169086): Pin p2dio[3] not assigned to an exact location on the device
Info (169086): Pin p2dio[4] not assigned to an exact location on the device
Info (169086): Pin p2dio[5] not assigned to an exact location on the device
Info (169086): Pin p2dio[6] not assigned to an exact location on the device
Info (169086): Pin p2dio[7] not assigned to an exact location on the device
Info (169086): Pin txd not assigned to an exact location on the device
Info (169086): Pin clock not assigned to an exact location on the device
Info (169086): Pin reset not assigned to an exact location on the device
Info (169086): Pin extint[1] not assigned to an exact location on the device
Info (169086): Pin extint[3] not assigned to an exact location on the device
Info (169086): Pin extint[2] not assigned to an exact location on the device
Info (169086): Pin extint[0] not assigned to an exact location on the device
Info (169086): Pin rxd not assigned to an exact location on the device
Critical Warning (332012): Synopsys Design Constraints File file not found: 'l80soc.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info (336004): TimeQuest will use the Classic Timing Analyzer's FMAX_REQUIREMENT assignment (or --fmax command-line argument) as default timing requirement. Any other Classic Timing Analyzer assignment will be ignored.
Info (332144): No user constrained base clocks found in the design
Info (332129): Detected timing requirements -- optimizing circuit to achieve only the specified requirements
Info (332111): Found 1 clocks
Info (332111): Period Clock Name
Info (332111): ======== ============
Info (332111): 1.000 clock
Info (176353): Automatically promoted node clock (placed in PIN 23 (CLK0, LVDSCLK0p, Input))
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G2
Info (176353): Automatically promoted node reset (placed in PIN 24 (CLK1, LVDSCLK0n, Input))
Info (176355): Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G1
Info (176356): Following destination nodes may be non-global or may not use global or regional clocks
Info (176357): Destination node light8080:cpu|inte_reg
Info (176357): Destination node light8080:cpu|inta_reg
Info (176357): Destination node light8080:cpu|condition_reg
Info (176357): Destination node light8080:cpu|delayed_ei
Info (176357): Destination node light8080:cpu|int_pending
Info (176357): Destination node light8080:cpu|flag_reg[0]
Info (176357): Destination node light8080:cpu|flag_reg[6]
Info (176357): Destination node light8080:cpu|flag_reg[2]
Info (176357): Destination node light8080:cpu|daa_res9[1]
Info (176357): Destination node light8080:cpu|daa_res9[2]
Info (176358): Non-global destination nodes limited to 10 nodes
Info (176233): Starting register packing
Extra Info (176273): Performing register packing on registers with non-logic cell location assignments
Extra Info (176274): Completed register packing on registers with non-logic cell location assignments
Extra Info (176236): Started Fast Input/Output/OE register processing
Extra Info (176237): Finished Fast Input/Output/OE register processing
Extra Info (176248): Moving registers into I/O cells, Multiplier Blocks, and RAM blocks to improve timing and density
Extra Info (176249): Finished moving registers into I/O cells, Multiplier Blocks, and RAM blocks
Info (176235): Finished register packing
Extra Info (176219): No registers were packed into other blocks
Info (176214): Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement
Info (176211): Number of I/O pins in group: 22 (unused VREF, 3.3V VCCIO, 5 input, 1 output, 16 bidirectional)
Info (176212): I/O standards used: 3.3-V LVTTL.
Info (176215): I/O bank details before I/O pin placement
Info (176214): Statistics of I/O banks
Info (176213): I/O bank number 1 does not use VREF pins and has undetermined VCCIO pins. 4 total pin(s) used -- 28 pins available
Info (176213): I/O bank number 2 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 35 pins available
Info (176213): I/O bank number 3 does not use VREF pins and has undetermined VCCIO pins. 1 total pin(s) used -- 34 pins available
Info (176213): I/O bank number 4 does not use VREF pins and has undetermined VCCIO pins. 0 total pin(s) used -- 36 pins available
Info (171121): Fitter preparation operations ending: elapsed time is 00:00:04
Info (170189): Fitter placement preparation operations beginning
Info (170190): Fitter placement preparation operations ending: elapsed time is 00:00:02
Info (170191): Fitter placement operations beginning
Info (170137): Fitter placement was successful
Info (170192): Fitter placement operations ending: elapsed time is 00:00:07
Info (170193): Fitter routing operations beginning
Info (170195): Router estimated average interconnect usage is 2% of the available device resources
Info (170196): Router estimated peak interconnect usage is 7% of the available device resources in the region that extends from location X23_Y10 to location X34_Y19
Info (170194): Fitter routing operations ending: elapsed time is 00:00:04
Info (170199): The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time.
Info (170201): Optimizations that may affect the design's routability were skipped
Info (306004): Started post-fitting delay annotation
Warning (306006): Found 17 output pins without output pin load capacitance assignment
Info (306007): Pin "p1dio[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p1dio[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p1dio[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p1dio[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p1dio[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p1dio[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p1dio[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p1dio[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p2dio[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p2dio[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p2dio[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p2dio[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p2dio[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p2dio[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p2dio[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "p2dio[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306007): Pin "txd" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306005): Delay annotation completed successfully
Info (176045): Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.
Warning (169174): The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
Info: Quartus II 32-bit Fitter was successful. 0 errors, 6 warnings
Info: Peak virtual memory: 350 megabytes
Info: Processing ended: Sun Apr 29 15:06:10 2012
Info: Elapsed time: 00:00:34
Info: Total CPU time (on all processors): 00:00:23
 
 

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