URL
https://opencores.org/ocsvn/versatile_library/versatile_library/trunk
Subversion Repositories versatile_library
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- This comparison shows the changes necessary to convert path
/versatile_library
- from Rev 125 to Rev 124
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Rev 125 → Rev 124
/trunk/rtl/verilog/versatile_library.v
4203,17 → 4203,17
parameter b_data_width = 64; //a_data_width; |
//localparam b_addr_width = a_data_width * a_addr_width / b_data_width; |
localparam b_addr_width = |
(a_data_width==b_data_width) ? a_addr_width : |
(a_data_width==b_data_width*2) ? a_addr_width+1 : |
(a_data_width==b_data_width*4) ? a_addr_width+2 : |
(a_data_width==b_data_width*8) ? a_addr_width+3 : |
(a_data_width==b_data_width*16) ? a_addr_width+4 : |
(a_data_width==b_data_width*32) ? a_addr_width+5 : |
(a_data_width==b_data_width/2) ? a_addr_width-1 : |
(a_data_width==b_data_width/4) ? a_addr_width-2 : |
(a_data_width==b_data_width/8) ? a_addr_width-3 : |
(a_data_width==b_data_width/16) ? a_addr_width-4 : |
(a_data_width==b_data_width/32) ? a_addr_width-5 : 0; |
(a_data_width==b_data_width) ? aw_m : |
(a_data_width==b_data_width*2) ? aw_m+1 : |
(a_data_width==b_data_width*4) ? aw_m+2 : |
(a_data_width==b_data_width*8) ? aw_m+3 : |
(a_data_width==b_data_width*16) ? aw_m+4 : |
(a_data_width==b_data_width*32) ? aw_m+5 : |
(a_data_width==b_data_width/2) ? aw_m-1 : |
(a_data_width==b_data_width/4) ? aw_m-2 : |
(a_data_width==b_data_width/8) ? aw_m-3 : |
(a_data_width==b_data_width/16) ? aw_m-4 : |
(a_data_width==b_data_width/32) ? aw_m-5 : 0; |
|
localparam ratio = (a_addr_width>b_addr_width) ? (a_addr_width/b_addr_width) : (b_addr_width/a_addr_width); |
parameter mem_size = (a_addr_width>b_addr_width) ? (1<<b_addr_width) : (1<<a_addr_width); |
/trunk/rtl/verilog/versatile_library_actel.v
1598,17 → 1598,17
parameter b_data_width = 64; //a_data_width; |
//localparam b_addr_width = a_data_width * a_addr_width / b_data_width; |
localparam b_addr_width = |
(a_data_width==b_data_width) ? a_addr_width : |
(a_data_width==b_data_width*2) ? a_addr_width+1 : |
(a_data_width==b_data_width*4) ? a_addr_width+2 : |
(a_data_width==b_data_width*8) ? a_addr_width+3 : |
(a_data_width==b_data_width*16) ? a_addr_width+4 : |
(a_data_width==b_data_width*32) ? a_addr_width+5 : |
(a_data_width==b_data_width/2) ? a_addr_width-1 : |
(a_data_width==b_data_width/4) ? a_addr_width-2 : |
(a_data_width==b_data_width/8) ? a_addr_width-3 : |
(a_data_width==b_data_width/16) ? a_addr_width-4 : |
(a_data_width==b_data_width/32) ? a_addr_width-5 : 0; |
(a_data_width==b_data_width) ? aw_m : |
(a_data_width==b_data_width*2) ? aw_m+1 : |
(a_data_width==b_data_width*4) ? aw_m+2 : |
(a_data_width==b_data_width*8) ? aw_m+3 : |
(a_data_width==b_data_width*16) ? aw_m+4 : |
(a_data_width==b_data_width*32) ? aw_m+5 : |
(a_data_width==b_data_width/2) ? aw_m-1 : |
(a_data_width==b_data_width/4) ? aw_m-2 : |
(a_data_width==b_data_width/8) ? aw_m-3 : |
(a_data_width==b_data_width/16) ? aw_m-4 : |
(a_data_width==b_data_width/32) ? aw_m-5 : 0; |
localparam ratio = (a_addr_width>b_addr_width) ? (a_addr_width/b_addr_width) : (b_addr_width/a_addr_width); |
parameter mem_size = (a_addr_width>b_addr_width) ? (1<<b_addr_width) : (1<<a_addr_width); |
parameter memory_init = 0; |
/trunk/rtl/verilog/versatile_library_altera.v
1705,17 → 1705,17
parameter b_data_width = 64; //a_data_width; |
//localparam b_addr_width = a_data_width * a_addr_width / b_data_width; |
localparam b_addr_width = |
(a_data_width==b_data_width) ? a_addr_width : |
(a_data_width==b_data_width*2) ? a_addr_width+1 : |
(a_data_width==b_data_width*4) ? a_addr_width+2 : |
(a_data_width==b_data_width*8) ? a_addr_width+3 : |
(a_data_width==b_data_width*16) ? a_addr_width+4 : |
(a_data_width==b_data_width*32) ? a_addr_width+5 : |
(a_data_width==b_data_width/2) ? a_addr_width-1 : |
(a_data_width==b_data_width/4) ? a_addr_width-2 : |
(a_data_width==b_data_width/8) ? a_addr_width-3 : |
(a_data_width==b_data_width/16) ? a_addr_width-4 : |
(a_data_width==b_data_width/32) ? a_addr_width-5 : 0; |
(a_data_width==b_data_width) ? aw_m : |
(a_data_width==b_data_width*2) ? aw_m+1 : |
(a_data_width==b_data_width*4) ? aw_m+2 : |
(a_data_width==b_data_width*8) ? aw_m+3 : |
(a_data_width==b_data_width*16) ? aw_m+4 : |
(a_data_width==b_data_width*32) ? aw_m+5 : |
(a_data_width==b_data_width/2) ? aw_m-1 : |
(a_data_width==b_data_width/4) ? aw_m-2 : |
(a_data_width==b_data_width/8) ? aw_m-3 : |
(a_data_width==b_data_width/16) ? aw_m-4 : |
(a_data_width==b_data_width/32) ? aw_m-5 : 0; |
localparam ratio = (a_addr_width>b_addr_width) ? (a_addr_width/b_addr_width) : (b_addr_width/a_addr_width); |
parameter mem_size = (a_addr_width>b_addr_width) ? (1<<b_addr_width) : (1<<a_addr_width); |
parameter memory_init = 0; |
/trunk/rtl/verilog/memories.v
440,17 → 440,17
parameter b_data_width = 64; //a_data_width; |
//localparam b_addr_width = a_data_width * a_addr_width / b_data_width; |
localparam b_addr_width = |
(a_data_width==b_data_width) ? a_addr_width : |
(a_data_width==b_data_width*2) ? a_addr_width+1 : |
(a_data_width==b_data_width*4) ? a_addr_width+2 : |
(a_data_width==b_data_width*8) ? a_addr_width+3 : |
(a_data_width==b_data_width*16) ? a_addr_width+4 : |
(a_data_width==b_data_width*32) ? a_addr_width+5 : |
(a_data_width==b_data_width/2) ? a_addr_width-1 : |
(a_data_width==b_data_width/4) ? a_addr_width-2 : |
(a_data_width==b_data_width/8) ? a_addr_width-3 : |
(a_data_width==b_data_width/16) ? a_addr_width-4 : |
(a_data_width==b_data_width/32) ? a_addr_width-5 : 0; |
(a_data_width==b_data_width) ? aw_m : |
(a_data_width==b_data_width*2) ? aw_m+1 : |
(a_data_width==b_data_width*4) ? aw_m+2 : |
(a_data_width==b_data_width*8) ? aw_m+3 : |
(a_data_width==b_data_width*16) ? aw_m+4 : |
(a_data_width==b_data_width*32) ? aw_m+5 : |
(a_data_width==b_data_width/2) ? aw_m-1 : |
(a_data_width==b_data_width/4) ? aw_m-2 : |
(a_data_width==b_data_width/8) ? aw_m-3 : |
(a_data_width==b_data_width/16) ? aw_m-4 : |
(a_data_width==b_data_width/32) ? aw_m-5 : 0; |
|
localparam ratio = (a_addr_width>b_addr_width) ? (a_addr_width/b_addr_width) : (b_addr_width/a_addr_width); |
parameter mem_size = (a_addr_width>b_addr_width) ? (1<<b_addr_width) : (1<<a_addr_width); |