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https://opencores.org/ocsvn/openrisc_2011-10-31/openrisc_2011-10-31/trunk
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Details |
Blame |
View Log
| Rev 157 |
Rev 223 |
# sh testcase for divs and divu
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# sh testcase for divs and divu
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# mach: all
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# mach: all
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# as(sh): -defsym sim_cpu=0
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# as(sh): -defsym sim_cpu=0
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# as(shdsp): -defsym sim_cpu=1 -dsp
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# as(shdsp): -defsym sim_cpu=1 -dsp
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.include "testutils.inc"
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.include "testutils.inc"
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start
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start
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divs_1: ! divide by one
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divs_1: ! divide by one
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set_grs_a5a5
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set_grs_a5a5
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mov #1, r0
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mov #1, r0
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divs r0, r1
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divs r0, r1
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assertreg0 1
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assertreg0 1
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test_gr_a5a5 r1
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test_gr_a5a5 r1
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test_gr_a5a5 r2
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test_gr_a5a5 r2
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test_gr_a5a5 r3
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test_gr_a5a5 r3
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test_gr_a5a5 r4
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test_gr_a5a5 r4
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test_gr_a5a5 r5
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test_gr_a5a5 r5
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test_gr_a5a5 r6
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test_gr_a5a5 r6
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test_gr_a5a5 r7
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test_gr_a5a5 r7
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test_gr_a5a5 r8
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test_gr_a5a5 r8
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test_gr_a5a5 r9
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test_gr_a5a5 r9
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test_gr_a5a5 r10
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test_gr_a5a5 r10
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test_gr_a5a5 r11
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test_gr_a5a5 r11
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test_gr_a5a5 r12
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test_gr_a5a5 r12
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test_gr_a5a5 r13
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test_gr_a5a5 r13
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test_gr_a5a5 r14
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test_gr_a5a5 r14
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divs_2: ! divide by two
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divs_2: ! divide by two
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set_grs_a5a5
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set_grs_a5a5
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mov #2, r0
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mov #2, r0
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divs r0, r1
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divs r0, r1
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assertreg0 2
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assertreg0 2
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assertreg 0xd2d2d2d3, r1
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assertreg 0xd2d2d2d3, r1
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test_gr_a5a5 r2
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test_gr_a5a5 r2
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test_gr_a5a5 r3
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test_gr_a5a5 r3
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test_gr_a5a5 r4
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test_gr_a5a5 r4
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test_gr_a5a5 r5
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test_gr_a5a5 r5
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test_gr_a5a5 r6
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test_gr_a5a5 r6
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test_gr_a5a5 r7
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test_gr_a5a5 r7
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test_gr_a5a5 r8
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test_gr_a5a5 r8
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test_gr_a5a5 r9
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test_gr_a5a5 r9
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test_gr_a5a5 r10
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test_gr_a5a5 r10
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test_gr_a5a5 r11
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test_gr_a5a5 r11
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test_gr_a5a5 r12
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test_gr_a5a5 r12
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test_gr_a5a5 r13
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test_gr_a5a5 r13
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test_gr_a5a5 r14
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test_gr_a5a5 r14
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divs_3: ! divide by three
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divs_3: ! divide by three
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set_grs_a5a5
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set_grs_a5a5
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mov #3, r0
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mov #3, r0
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divs r0, r1
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divs r0, r1
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assertreg0 3
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assertreg0 3
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assertreg 0xe1e1e1e2, r1
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assertreg 0xe1e1e1e2, r1
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test_gr_a5a5 r2
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test_gr_a5a5 r2
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test_gr_a5a5 r3
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test_gr_a5a5 r3
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test_gr_a5a5 r4
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test_gr_a5a5 r4
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test_gr_a5a5 r5
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test_gr_a5a5 r5
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test_gr_a5a5 r6
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test_gr_a5a5 r6
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test_gr_a5a5 r7
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test_gr_a5a5 r7
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test_gr_a5a5 r8
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test_gr_a5a5 r8
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test_gr_a5a5 r9
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test_gr_a5a5 r9
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test_gr_a5a5 r10
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test_gr_a5a5 r10
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test_gr_a5a5 r11
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test_gr_a5a5 r11
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test_gr_a5a5 r12
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test_gr_a5a5 r12
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test_gr_a5a5 r13
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test_gr_a5a5 r13
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test_gr_a5a5 r14
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test_gr_a5a5 r14
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divs_0: ! divide by zero
|
divs_0: ! divide by zero
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set_grs_a5a5
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set_grs_a5a5
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mov #0, r0
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mov #0, r0
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divs r0, r1
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divs r0, r1
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assertreg0 0
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assertreg0 0
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assertreg 0x7fffffff, r1
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assertreg 0x7fffffff, r1
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test_gr_a5a5 r2
|
test_gr_a5a5 r2
|
test_gr_a5a5 r3
|
test_gr_a5a5 r3
|
test_gr_a5a5 r4
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test_gr_a5a5 r4
|
test_gr_a5a5 r5
|
test_gr_a5a5 r5
|
test_gr_a5a5 r6
|
test_gr_a5a5 r6
|
test_gr_a5a5 r7
|
test_gr_a5a5 r7
|
test_gr_a5a5 r8
|
test_gr_a5a5 r8
|
test_gr_a5a5 r9
|
test_gr_a5a5 r9
|
test_gr_a5a5 r10
|
test_gr_a5a5 r10
|
test_gr_a5a5 r11
|
test_gr_a5a5 r11
|
test_gr_a5a5 r12
|
test_gr_a5a5 r12
|
test_gr_a5a5 r13
|
test_gr_a5a5 r13
|
test_gr_a5a5 r14
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test_gr_a5a5 r14
|
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|
divs_o: ! divide signed overflow
|
divs_o: ! divide signed overflow
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set_grs_a5a5
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set_grs_a5a5
|
mov #16, r0
|
mov #16, r0
|
movi20 #0x8000, r1
|
movi20 #0x8000, r1
|
shad r0, r1 ! r1 == 0x80000000
|
shad r0, r1 ! r1 == 0x80000000
|
mov #-1, r0
|
mov #-1, r0
|
divs r0, r1
|
divs r0, r1
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assertreg0 -1
|
assertreg0 -1
|
assertreg 0x7fffffff, r1
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assertreg 0x7fffffff, r1
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test_gr_a5a5 r2
|
test_gr_a5a5 r2
|
test_gr_a5a5 r3
|
test_gr_a5a5 r3
|
test_gr_a5a5 r4
|
test_gr_a5a5 r4
|
test_gr_a5a5 r5
|
test_gr_a5a5 r5
|
test_gr_a5a5 r6
|
test_gr_a5a5 r6
|
test_gr_a5a5 r7
|
test_gr_a5a5 r7
|
test_gr_a5a5 r8
|
test_gr_a5a5 r8
|
test_gr_a5a5 r9
|
test_gr_a5a5 r9
|
test_gr_a5a5 r10
|
test_gr_a5a5 r10
|
test_gr_a5a5 r11
|
test_gr_a5a5 r11
|
test_gr_a5a5 r12
|
test_gr_a5a5 r12
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test_gr_a5a5 r13
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test_gr_a5a5 r13
|
test_gr_a5a5 r14
|
test_gr_a5a5 r14
|
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|
divu_1: ! divide by one, unsigned
|
divu_1: ! divide by one, unsigned
|
set_grs_a5a5
|
set_grs_a5a5
|
mov #1, r0
|
mov #1, r0
|
divu r0, r1
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divu r0, r1
|
assertreg0 1
|
assertreg0 1
|
test_gr_a5a5 r1
|
test_gr_a5a5 r1
|
test_gr_a5a5 r2
|
test_gr_a5a5 r2
|
test_gr_a5a5 r3
|
test_gr_a5a5 r3
|
test_gr_a5a5 r4
|
test_gr_a5a5 r4
|
test_gr_a5a5 r5
|
test_gr_a5a5 r5
|
test_gr_a5a5 r6
|
test_gr_a5a5 r6
|
test_gr_a5a5 r7
|
test_gr_a5a5 r7
|
test_gr_a5a5 r8
|
test_gr_a5a5 r8
|
test_gr_a5a5 r9
|
test_gr_a5a5 r9
|
test_gr_a5a5 r10
|
test_gr_a5a5 r10
|
test_gr_a5a5 r11
|
test_gr_a5a5 r11
|
test_gr_a5a5 r12
|
test_gr_a5a5 r12
|
test_gr_a5a5 r13
|
test_gr_a5a5 r13
|
test_gr_a5a5 r14
|
test_gr_a5a5 r14
|
|
|
divu_2: ! divide by two, unsigned
|
divu_2: ! divide by two, unsigned
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set_grs_a5a5
|
set_grs_a5a5
|
mov #2, r0
|
mov #2, r0
|
divu r0, r1
|
divu r0, r1
|
assertreg0 2
|
assertreg0 2
|
assertreg 0x52d2d2d2, r1
|
assertreg 0x52d2d2d2, r1
|
test_gr_a5a5 r2
|
test_gr_a5a5 r2
|
test_gr_a5a5 r3
|
test_gr_a5a5 r3
|
test_gr_a5a5 r4
|
test_gr_a5a5 r4
|
test_gr_a5a5 r5
|
test_gr_a5a5 r5
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test_gr_a5a5 r6
|
test_gr_a5a5 r6
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test_gr_a5a5 r7
|
test_gr_a5a5 r7
|
test_gr_a5a5 r8
|
test_gr_a5a5 r8
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test_gr_a5a5 r9
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test_gr_a5a5 r9
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test_gr_a5a5 r10
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test_gr_a5a5 r10
|
test_gr_a5a5 r11
|
test_gr_a5a5 r11
|
test_gr_a5a5 r12
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test_gr_a5a5 r12
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test_gr_a5a5 r13
|
test_gr_a5a5 r13
|
test_gr_a5a5 r14
|
test_gr_a5a5 r14
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|
divu_3: ! divide by three, unsigned
|
divu_3: ! divide by three, unsigned
|
set_grs_a5a5
|
set_grs_a5a5
|
mov #3, r0
|
mov #3, r0
|
divu r0, r1
|
divu r0, r1
|
assertreg0 3
|
assertreg0 3
|
assertreg 0x37373737, r1
|
assertreg 0x37373737, r1
|
test_gr_a5a5 r2
|
test_gr_a5a5 r2
|
test_gr_a5a5 r3
|
test_gr_a5a5 r3
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test_gr_a5a5 r4
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test_gr_a5a5 r4
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test_gr_a5a5 r5
|
test_gr_a5a5 r5
|
test_gr_a5a5 r6
|
test_gr_a5a5 r6
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test_gr_a5a5 r7
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test_gr_a5a5 r7
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test_gr_a5a5 r8
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test_gr_a5a5 r8
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test_gr_a5a5 r9
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test_gr_a5a5 r9
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test_gr_a5a5 r10
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test_gr_a5a5 r10
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test_gr_a5a5 r11
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test_gr_a5a5 r11
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test_gr_a5a5 r12
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test_gr_a5a5 r12
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test_gr_a5a5 r13
|
test_gr_a5a5 r13
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test_gr_a5a5 r14
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test_gr_a5a5 r14
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divu_0: ! divide by zero, unsigned
|
divu_0: ! divide by zero, unsigned
|
set_grs_a5a5
|
set_grs_a5a5
|
mov #0, r0
|
mov #0, r0
|
divu r0, r1
|
divu r0, r1
|
assertreg0 0
|
assertreg0 0
|
assertreg 0xffffffff, r1
|
assertreg 0xffffffff, r1
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test_gr_a5a5 r2
|
test_gr_a5a5 r2
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test_gr_a5a5 r3
|
test_gr_a5a5 r3
|
test_gr_a5a5 r4
|
test_gr_a5a5 r4
|
test_gr_a5a5 r5
|
test_gr_a5a5 r5
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test_gr_a5a5 r6
|
test_gr_a5a5 r6
|
test_gr_a5a5 r7
|
test_gr_a5a5 r7
|
test_gr_a5a5 r8
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test_gr_a5a5 r8
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test_gr_a5a5 r9
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test_gr_a5a5 r9
|
test_gr_a5a5 r10
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test_gr_a5a5 r10
|
test_gr_a5a5 r11
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test_gr_a5a5 r11
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test_gr_a5a5 r12
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test_gr_a5a5 r12
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test_gr_a5a5 r13
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test_gr_a5a5 r13
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test_gr_a5a5 r14
|
test_gr_a5a5 r14
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pass
|
pass
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exit 0
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exit 0
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