OpenCores
URL https://opencores.org/ocsvn/openrisc_2011-10-31/openrisc_2011-10-31/trunk

Subversion Repositories openrisc_2011-10-31

[/] [openrisc/] [tags/] [gnu-src/] [gdb-6.8/] [pre-binutils-2.20.1-sync/] [sim/] [testsuite/] [sim/] [sh/] [pdec.s] - Diff between revs 157 and 223

Only display areas with differences | Details | Blame | View Log

Rev 157 Rev 223
# sh testcase for pdec
# sh testcase for pdec
# mach: shdsp
# mach: shdsp
# as(shdsp):    -defsym sim_cpu=1 -dsp
# as(shdsp):    -defsym sim_cpu=1 -dsp
 
 
        .include "testutils.inc"
        .include "testutils.inc"
 
 
        start
        start
 
 
pdecx:
pdecx:
        set_grs_a5a5
        set_grs_a5a5
        lds     r0, a0
        lds     r0, a0
        pcopy   a0, a1
        pcopy   a0, a1
        lds     r0, x0
        lds     r0, x0
        lds     r0, x1
        lds     r0, x1
        lds     r0, y0
        lds     r0, y0
        lds     r0, y1
        lds     r0, y1
        pcopy   x0, m0
        pcopy   x0, m0
        pcopy   y1, m1
        pcopy   y1, m1
 
 
        pdec    x0, y0
        pdec    x0, y0
        assert_sreg     0xa5a40000, y0
        assert_sreg     0xa5a40000, y0
 
 
        test_grs_a5a5
        test_grs_a5a5
        assert_sreg     0xa5a5a5a5, x0
        assert_sreg     0xa5a5a5a5, x0
        assert_sreg     0xa5a5a5a5, x1
        assert_sreg     0xa5a5a5a5, x1
        assert_sreg     0xa5a5a5a5, y1
        assert_sreg     0xa5a5a5a5, y1
        assert_sreg     0xa5a5a5a5, a0
        assert_sreg     0xa5a5a5a5, a0
        assert_sreg2    0xa5a5a5a5, a1
        assert_sreg2    0xa5a5a5a5, a1
        assert_sreg2    0xa5a5a5a5, m0
        assert_sreg2    0xa5a5a5a5, m0
        assert_sreg2    0xa5a5a5a5, m1
        assert_sreg2    0xa5a5a5a5, m1
 
 
pdecy:
pdecy:
        set_grs_a5a5
        set_grs_a5a5
        lds     r0, a0
        lds     r0, a0
        pcopy   a0, a1
        pcopy   a0, a1
        lds     r0, x0
        lds     r0, x0
        lds     r0, x1
        lds     r0, x1
        lds     r0, y0
        lds     r0, y0
        lds     r0, y1
        lds     r0, y1
        pcopy   x0, m0
        pcopy   x0, m0
        pcopy   y1, m1
        pcopy   y1, m1
 
 
        pdec    y0, x0
        pdec    y0, x0
        assert_sreg     0xa5a40000, x0
        assert_sreg     0xa5a40000, x0
 
 
        test_grs_a5a5
        test_grs_a5a5
        assert_sreg     0xa5a5a5a5, y0
        assert_sreg     0xa5a5a5a5, y0
        assert_sreg     0xa5a5a5a5, x1
        assert_sreg     0xa5a5a5a5, x1
        assert_sreg     0xa5a5a5a5, y1
        assert_sreg     0xa5a5a5a5, y1
        assert_sreg     0xa5a5a5a5, a0
        assert_sreg     0xa5a5a5a5, a0
        assert_sreg2    0xa5a5a5a5, a1
        assert_sreg2    0xa5a5a5a5, a1
        assert_sreg2    0xa5a5a5a5, m0
        assert_sreg2    0xa5a5a5a5, m0
        assert_sreg2    0xa5a5a5a5, m1
        assert_sreg2    0xa5a5a5a5, m1
 
 
dct_pdecx:
dct_pdecx:
        set_grs_a5a5
        set_grs_a5a5
        lds     r0, a0
        lds     r0, a0
        pcopy   a0, a1
        pcopy   a0, a1
        lds     r0, x0
        lds     r0, x0
        lds     r0, x1
        lds     r0, x1
        lds     r0, y0
        lds     r0, y0
        lds     r0, y1
        lds     r0, y1
        pcopy   x0, m0
        pcopy   x0, m0
        pcopy   y1, m1
        pcopy   y1, m1
 
 
        set_dcfalse
        set_dcfalse
        dct     pdec    x0, y0
        dct     pdec    x0, y0
        assert_sreg     0xa5a5a5a5, y0
        assert_sreg     0xa5a5a5a5, y0
        set_dctrue
        set_dctrue
        dct     pdec    x0, y0
        dct     pdec    x0, y0
        assert_sreg     0xa5a40000, y0
        assert_sreg     0xa5a40000, y0
 
 
        test_grs_a5a5
        test_grs_a5a5
        assert_sreg     0xa5a5a5a5, x0
        assert_sreg     0xa5a5a5a5, x0
        assert_sreg     0xa5a5a5a5, x1
        assert_sreg     0xa5a5a5a5, x1
        assert_sreg     0xa5a5a5a5, y1
        assert_sreg     0xa5a5a5a5, y1
        assert_sreg     0xa5a5a5a5, a0
        assert_sreg     0xa5a5a5a5, a0
        assert_sreg2    0xa5a5a5a5, a1
        assert_sreg2    0xa5a5a5a5, a1
        assert_sreg2    0xa5a5a5a5, m0
        assert_sreg2    0xa5a5a5a5, m0
        assert_sreg2    0xa5a5a5a5, m1
        assert_sreg2    0xa5a5a5a5, m1
 
 
dcf_pdecy:
dcf_pdecy:
        set_grs_a5a5
        set_grs_a5a5
        lds     r0, a0
        lds     r0, a0
        pcopy   a0, a1
        pcopy   a0, a1
        lds     r0, x0
        lds     r0, x0
        lds     r0, x1
        lds     r0, x1
        lds     r0, y0
        lds     r0, y0
        lds     r0, y1
        lds     r0, y1
        pcopy   x0, m0
        pcopy   x0, m0
        pcopy   y1, m1
        pcopy   y1, m1
 
 
        set_dctrue
        set_dctrue
        dcf     pdec    y0, x0
        dcf     pdec    y0, x0
        assert_sreg     0xa5a5a5a5, x0
        assert_sreg     0xa5a5a5a5, x0
        set_dcfalse
        set_dcfalse
        dcf     pdec    y0, x0
        dcf     pdec    y0, x0
        assert_sreg     0xa5a40000, x0
        assert_sreg     0xa5a40000, x0
 
 
        test_grs_a5a5
        test_grs_a5a5
        assert_sreg     0xa5a5a5a5, x1
        assert_sreg     0xa5a5a5a5, x1
        assert_sreg     0xa5a5a5a5, y0
        assert_sreg     0xa5a5a5a5, y0
        assert_sreg     0xa5a5a5a5, y1
        assert_sreg     0xa5a5a5a5, y1
        assert_sreg     0xa5a5a5a5, a0
        assert_sreg     0xa5a5a5a5, a0
        assert_sreg2    0xa5a5a5a5, a1
        assert_sreg2    0xa5a5a5a5, a1
        assert_sreg2    0xa5a5a5a5, m0
        assert_sreg2    0xa5a5a5a5, m0
        assert_sreg2    0xa5a5a5a5, m1
        assert_sreg2    0xa5a5a5a5, m1
 
 
        pass
        pass
        exit 0
        exit 0
 
 

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.