--! @file dpc.vhd
|
--! @file dpc.vhd
|
--! @brief Decodificador de operacion.
|
--! @brief Decodificador de operacion.
|
--! @author Julián Andrés Guarín Reyes
|
--! @author Julián Andrés Guarín Reyes
|
--------------------------------------------------------------
|
--------------------------------------------------------------
|
-- RAYTRAC
|
-- RAYTRAC
|
-- Author Julian Andres Guarin
|
-- Author Julian Andres Guarin
|
-- dpc.vhd
|
-- dpc.vhd
|
-- This file is part of raytrac.
|
-- This file is part of raytrac.
|
--
|
--
|
-- raytrac is free software: you can redistribute it and/or modify
|
-- raytrac is free software: you can redistribute it and/or modify
|
-- it under the terms of the GNU General Public License as published by
|
-- it under the terms of the GNU General Public License as published by
|
-- the Free Software Foundation, either version 3 of the License, or
|
-- the Free Software Foundation, either version 3 of the License, or
|
-- (at your option) any later version.
|
-- (at your option) any later version.
|
--
|
--
|
-- raytrac is distributed in the hope that it will be useful,
|
-- raytrac is distributed in the hope that it will be useful,
|
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
|
-- but WITHOUT ANY WARRANTY; without even the implied warranty of
|
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
|
-- MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
|
-- GNU General Public License for more details.
|
-- GNU General Public License for more details.
|
--
|
--
|
-- You should have received a copy of the GNU General Public License
|
-- You should have received a copy of the GNU General Public License
|
-- along with raytrac. If not, see <http://www.gnu.org/licenses/>.
|
-- along with raytrac. If not, see <http://www.gnu.org/licenses/>.
|
|
|
library ieee;
|
library ieee;
|
use ieee.std_logic_1164.all;
|
use ieee.std_logic_1164.all;
|
|
|
use work.arithpack.all;
|
use work.arithpack.all;
|
|
|
|
|
entity dpc is
|
entity dpc is
|
|
|
port (
|
port (
|
clk,rst : in std_logic;
|
clk,rst : in std_logic;
|
paraminput : in vectorblock12; --! Vectores A,B,C,D
|
paraminput : in vectorblock12; --! Vectores A,B,C,D
|
prd32blko : in vectorblock06; --! Salidas de los 6 multiplicadores.
|
prd32blko : in vectorblock06; --! Salidas de los 6 multiplicadores.
|
add32blko : in vectorblock04; --! Salidas de los 4 sumadores.
|
add32blko : in vectorblock04; --! Salidas de los 4 sumadores.
|
sqr32blko,inv32blko : in std_logic_vector (floatwidth-1 downto 0); --! Salidas de la raiz cuadradas y el inversor.
|
sqr32blko,inv32blko : in std_logic_vector (floatwidth-1 downto 0); --! Salidas de la raiz cuadradas y el inversor.
|
fifo32x23_q : in std_logic_vector (03*floatwidth-1 downto 0); --! Salida de la cola intermedia.
|
fifo32x23_q : in std_logic_vector (03*floatwidth-1 downto 0); --! Salida de la cola intermedia.
|
fifo32x09_q : in std_logic_vector (02*floatwidth-1 downto 0); --! Salida de las colas de producto punto.
|
fifo32x09_q : in std_logic_vector (02*floatwidth-1 downto 0); --! Salida de las colas de producto punto.
|
unary,crossprod,addsub : in std_logic; --! Bit con el identificador del bloque AB vs CD e identificador del sub bloque (A/B) o (C/D).
|
unary,crossprod,addsub : in std_logic; --! Bit con el identificador del bloque AB vs CD e identificador del sub bloque (A/B) o (C/D).
|
sync_chain_0 : in std_logic; --! Señal de dato valido que se va por toda la cadena de sincronizacion.
|
sync_chain_0 : in std_logic; --! Señal de dato valido que se va por toda la cadena de sincronizacion.
|
eoi_int : in std_logic; --! Señal de interrupción de final de instrucción.
|
eoi_int : in std_logic; --! Señal de interrupción de final de instrucción.
|
eoi_demuxed_int : out std_logic_vector (3 downto 0); --! Señal de interrupción de final de instrucción pero esta vez va asociada a la instruccón UCA.
|
eoi_demuxed_int : out std_logic_vector (3 downto 0); --! Señal de interrupción de final de instrucción pero esta vez va asociada a la instruccón UCA.
|
sqr32blki,inv32blki : out std_logic_vector (floatwidth-1 downto 0); --! Salidas de las 2 raices cuadradas y los 2 inversores.
|
sqr32blki,inv32blki : out std_logic_vector (floatwidth-1 downto 0); --! Salidas de las 2 raices cuadradas y los 2 inversores.
|
fifo32x26_d : out std_logic_vector (03*floatwidth-1 downto 0); --! Entrada a la cola intermedia para la normalización.
|
fifo32x26_d : out std_logic_vector (03*floatwidth-1 downto 0); --! Entrada a la cola intermedia para la normalización.
|
fifo32x09_d : out std_logic_vector (02*floatwidth-1 downto 0); --! Entrada a las colas intermedias del producto punto.
|
fifo32x09_d : out std_logic_vector (02*floatwidth-1 downto 0); --! Entrada a las colas intermedias del producto punto.
|
prd32blki : out vectorblock12; --! Entrada de los 12 factores en el bloque de multiplicación respectivamente.
|
prd32blki : out vectorblock12; --! Entrada de los 12 factores en el bloque de multiplicación respectivamente.
|
add32blki : out vectorblock08; --! Entrada de los 8 sumandos del bloque de 4 sumadores.
|
add32blki : out vectorblock08; --! Entrada de los 8 sumandos del bloque de 4 sumadores.
|
resw : out std_logic_vector (4 downto 0); --! Salidas de escritura y lectura en las colas de resultados.
|
resw : out std_logic_vector (4 downto 0); --! Salidas de escritura y lectura en las colas de resultados.
|
fifo32x09_w : out std_logic;
|
fifo32x09_w : out std_logic;
|
fifo32x23_w,fifo32x09_r : out std_logic;
|
fifo32x23_w,fifo32x09_r : out std_logic;
|
fifo32x23_r : out std_logic;
|
fifo32x23_r : out std_logic;
|
resf_vector : in std_logic_vector (3 downto 0); --! Entradas de la señal de full de las colas de resultados.
|
resf_vector : in std_logic_vector (3 downto 0); --! Entradas de la señal de full de las colas de resultados.
|
resf_event : out std_logic; --! Salida decodificada que indica que la cola de resultados de la operación que está en curso.
|
resf_event : out std_logic; --! Salida decodificada que indica que la cola de resultados de la operación que está en curso.
|
resultoutput : out vectorblock08 --! 8 salidas de resultados, pues lo máximo que podrá calcularse por cada clock son 2 vectores.
|
resultoutput : out vectorblock08 --! 8 salidas de resultados, pues lo máximo que podrá calcularse por cada clock son 2 vectores.
|
);
|
);
|
end entity;
|
end entity;
|
|
|
architecture dpc_arch of dpc is
|
architecture dpc_arch of dpc is
|
|
|
constant qz : integer := 00;constant qy : integer := 01;constant qx : integer := 02;
|
constant qz : integer := 00;constant qy : integer := 01;constant qx : integer := 02;
|
constant az : integer := 00;constant ay : integer := 01;constant ax : integer := 02;constant bz : integer := 03;constant by : integer := 04;constant bx : integer := 05;
|
constant az : integer := 00;constant ay : integer := 01;constant ax : integer := 02;constant bz : integer := 03;constant by : integer := 04;constant bx : integer := 05;
|
constant cz : integer := 06;constant cy : integer := 07;constant cx : integer := 08;constant dz : integer := 09;constant dy : integer := 10;constant dx : integer := 11;
|
constant cz : integer := 06;constant cy : integer := 07;constant cx : integer := 08;constant dz : integer := 09;constant dy : integer := 10;constant dx : integer := 11;
|
constant f0 : integer := 00;constant f1 : integer := 01;constant f2 : integer := 02;constant f3 : integer := 03;constant f4 : integer := 04;constant f5 : integer := 05;
|
constant f0 : integer := 00;constant f1 : integer := 01;constant f2 : integer := 02;constant f3 : integer := 03;constant f4 : integer := 04;constant f5 : integer := 05;
|
constant f6 : integer := 06;constant f7 : integer := 07;constant f8 : integer := 08;constant f9 : integer := 09;constant f10: integer := 10;constant f11: integer := 11;
|
constant f6 : integer := 06;constant f7 : integer := 07;constant f8 : integer := 08;constant f9 : integer := 09;constant f10: integer := 10;constant f11: integer := 11;
|
constant s0 : integer := 00;constant s1 : integer := 01;constant s2 : integer := 02;constant s3 : integer := 03;constant s4 : integer := 04;constant s5 : integer := 05;
|
constant s0 : integer := 00;constant s1 : integer := 01;constant s2 : integer := 02;constant s3 : integer := 03;constant s4 : integer := 04;constant s5 : integer := 05;
|
constant s6 : integer := 06;constant s7 : integer := 07;
|
constant s6 : integer := 06;constant s7 : integer := 07;
|
constant a0 : integer := 00;constant a1 : integer := 01;constant a2 : integer := 02;constant aa : integer := 03;
|
constant a0 : integer := 00;constant a1 : integer := 01;constant a2 : integer := 02;constant aa : integer := 03;
|
constant p0 : integer := 00;constant p1 : integer := 01;constant p2 : integer := 02;constant p3 : integer := 03;constant p4 : integer := 04;constant p5 : integer := 05;
|
constant p0 : integer := 00;constant p1 : integer := 01;constant p2 : integer := 02;constant p3 : integer := 03;constant p4 : integer := 04;constant p5 : integer := 05;
|
|
|
constant dpfifoab : integer := 00;
|
constant dpfifoab : integer := 00;
|
constant dpfifocd : integer := 01;
|
constant dpfifocd : integer := 01;
|
|
|
|
|
|
|
|
|
|
|
signal sparaminput : vectorblock12;
|
signal sparaminput : vectorblock12;
|
--!TBXSTART:FACTORS_N_ADDENDS
|
--!TBXSTART:FACTORS_N_ADDENDS
|
signal sfactor : vectorblock12;
|
signal sfactor : vectorblock12;
|
signal ssumando : vectorblock08;
|
signal ssumando : vectorblock08;
|
signal sdpfifo_q : vectorblock02;
|
signal sdpfifo_q : vectorblock02;
|
--!TBXEND
|
--!TBXEND
|
|
|
|
|
--!TBXSTART:ARITHMETIC_RESULTS
|
--!TBXSTART:ARITHMETIC_RESULTS
|
signal sresult : vectorblock08;
|
signal sresult : vectorblock08;
|
signal sprd32blk : vectorblock06;
|
signal sprd32blk : vectorblock06;
|
signal sadd32blk : vectorblock04;
|
signal sadd32blk : vectorblock04;
|
signal ssqr32blk,sinv32blk : xfloat32;
|
signal ssqr32blk,sinv32blk : xfloat32;
|
signal snormfifo_q,snormfifo_d : vectorblock03;
|
signal snormfifo_q,snormfifo_d : vectorblock03;
|
--!TBXEND
|
--!TBXEND
|
|
|
|
|
--!TBXSTART:SYNC_CHAIN
|
--!TBXSTART:SYNC_CHAIN
|
signal ssync_chain : std_logic_vector(25 downto 1);
|
signal ssync_chain : std_logic_vector(25 downto 1);
|
signal sres567w,sres123w,sres2w : std_logic;
|
signal sres567w,sres123w,sres2w : std_logic;
|
signal sres0w,sres4w : std_logic;
|
signal sres0w,sres4w : std_logic;
|
--!TBXEND
|
--!TBXEND
|
|
|
--! Entradas de la señal de full de las colas de resultados.
|
--! Entradas de la señal de full de las colas de resultados.
|
signal sres567f,sres123f : std_logic;
|
signal sres567f,sres123f : std_logic;
|
signal sres24f,sres0f : std_logic;
|
signal sres24f,sres0f : std_logic;
|
|
|
|
|
|
|
|
|
begin
|
begin
|
|
|
--! Cadena de sincronización: 29 posiciones.
|
--! Cadena de sincronización: 29 posiciones.
|
sync_chain_proc:
|
sync_chain_proc:
|
process(clk,rst,sync_chain_0)
|
process(clk,rst,sync_chain_0)
|
begin
|
begin
|
if rst=rstMasterValue then
|
if rst=rstMasterValue then
|
ssync_chain(25 downto 1) <= (others => '0');
|
ssync_chain(25 downto 1) <= (others => '0');
|
elsif clk'event and clk='1' then
|
elsif clk'event and clk='1' then
|
for i in 25 downto 2 loop
|
for i in 25 downto 2 loop
|
ssync_chain(i) <= ssync_chain(i-1);
|
ssync_chain(i) <= ssync_chain(i-1);
|
end loop;
|
end loop;
|
ssync_chain(1) <= sync_chain_0;
|
ssync_chain(1) <= sync_chain_0;
|
end if;
|
end if;
|
end process sync_chain_proc;
|
end process sync_chain_proc;
|
|
|
--! Escritura en las colas de resultados y escritura/lectura en las colas intermedias mediante cadena de resultados.
|
--! Escritura en las colas de resultados y escritura/lectura en las colas intermedias mediante cadena de resultados.
|
fifo32x09_w <= ssync_chain(5);
|
fifo32x09_w <= ssync_chain(5);
|
fifo32x23_w <= ssync_chain(1);
|
fifo32x23_w <= ssync_chain(1);
|
fifo32x09_r <= ssync_chain(12);
|
fifo32x09_r <= ssync_chain(12);
|
fifo32x23_r <= ssync_chain(21);
|
fifo32x23_r <= ssync_chain(21);
|
|
|
|
|
resw <= sres567w&sres4w&sres123w&sres2w&sres0w;
|
resw <= sres567w&sres4w&sres123w&sres2w&sres0w;
|
sync_chain_comb:
|
sync_chain_comb:
|
process (ssync_chain,addsub,crossprod,unary)
|
process (ssync_chain,addsub,crossprod,unary)
|
begin
|
begin
|
if unary='1' then
|
if unary='1' then
|
|
|
--!Desconectar los canales de Suma, Resta, Producto Punto y Producto Cruz
|
--!Desconectar los canales de Suma, Resta, Producto Punto y Producto Cruz
|
sres123w <= '0';
|
sres123w <= '0';
|
sres2w <= '0';
|
sres2w <= '0';
|
sres4w <= '0';
|
sres4w <= '0';
|
|
|
--! Producto Escalar, Normalización o Magnitud
|
--! Producto Escalar, Normalización o Magnitud
|
sres567w <= ssync_chain(4) and crossprod and addsub;
|
sres567w <= crossprod and ((ssync_chain(4) and addsub) or (ssync_chain(24) and not(addsub)));
|
sres0w <= ssync_chain(19) and not(addsub) and not(crossprod);
|
sres0w <= ssync_chain(19) and not(addsub) and not(crossprod);
|
|
|
elsif addsub='1' then
|
elsif addsub='1' then
|
|
|
--! Desconectar los canales de Normalización, Producto Escalar, Producto Punto C.D y Magnitud
|
--! Desconectar los canales de Normalización, Producto Escalar, Producto Punto C.D y Magnitud
|
sres567w <= '0';
|
sres567w <= '0';
|
sres0w <= '0';
|
sres0w <= '0';
|
sres4w <= '0';
|
sres4w <= '0';
|
|
|
|
|
--! Suma o Resta.
|
--! Suma o Resta.
|
sres123w <= ssync_chain(7);
|
sres123w <= ssync_chain(7);
|
sres2w <= ssync_chain(7);
|
sres2w <= ssync_chain(7);
|
|
|
else
|
else
|
|
|
--! Desconectar la escritura en los canales de Normalización, Producto Escalar, Suma, Resta y Magnitud.
|
--! Desconectar la escritura en los canales de Normalización, Producto Escalar, Suma, Resta y Magnitud.
|
sres567w <= '0';
|
sres567w <= '0';
|
sres0w <= '0';
|
sres0w <= '0';
|
|
|
--! Producto Punto o Cruz.
|
--! Producto Punto o Cruz.
|
sres2w <= (ssync_chain(18) and not(crossprod)) or (ssync_chain(11) and crossprod);
|
sres2w <= (ssync_chain(18) and not(crossprod)) or (ssync_chain(11) and crossprod);
|
sres4w <= ssync_chain(17) and not(crossprod);
|
sres4w <= ssync_chain(17) and not(crossprod);
|
sres123w <= ssync_chain(11) and crossprod;
|
sres123w <= ssync_chain(11) and crossprod;
|
|
|
end if;
|
end if;
|
end process sync_chain_comb;
|
end process sync_chain_comb;
|
|
|
|
|
--! El siguiente código sirve para conectar arreglos a señales std_logic_1164, simplemente son abstracciones a nivel de código y no representará cambios en la síntesis.
|
--! El siguiente código sirve para conectar arreglos a señales std_logic_1164, simplemente son abstracciones a nivel de código y no representará cambios en la síntesis.
|
sparaminput <= paraminput;
|
sparaminput <= paraminput;
|
prd32blki <= sfactor;
|
prd32blki <= sfactor;
|
add32blki <= ssumando;
|
add32blki <= ssumando;
|
resultoutput<= sresult;
|
resultoutput<= sresult;
|
|
|
|
|
stuff04:
|
stuff04:
|
for i in aa downto a1 generate
|
for i in aa downto a1 generate
|
sadd32blk(i) <= add32blko(i);
|
sadd32blk(i) <= add32blko(i);
|
end generate stuff04;
|
end generate stuff04;
|
|
|
|
|
stuff03:
|
stuff03:
|
for i in 02 downto 0 generate
|
for i in 02 downto 0 generate
|
snormfifo_q(i) <= fifo32x23_q(i*floatwidth+floatwidth-1 downto i*floatwidth);
|
snormfifo_q(i) <= fifo32x23_q(i*floatwidth+floatwidth-1 downto i*floatwidth);
|
fifo32x26_d(i*floatwidth+floatwidth-1 downto i*floatwidth) <= snormfifo_d(i);
|
fifo32x26_d(i*floatwidth+floatwidth-1 downto i*floatwidth) <= snormfifo_d(i);
|
end generate stuff03;
|
end generate stuff03;
|
|
|
stuff02:
|
stuff02:
|
for i in 01 downto 0 generate
|
for i in 01 downto 0 generate
|
sdpfifo_q(i) <= fifo32x09_q(i*floatwidth+floatwidth-1 downto i*floatwidth);
|
sdpfifo_q(i) <= fifo32x09_q(i*floatwidth+floatwidth-1 downto i*floatwidth);
|
end generate stuff02;
|
end generate stuff02;
|
|
|
--! El siguiente código sirve para conectar arreglos a señales std_logic_1164, son abstracciones de código también, sin embargo se realizan a través de registros.
|
--! El siguiente código sirve para conectar arreglos a señales std_logic_1164, son abstracciones de código también, sin embargo se realizan a través de registros.
|
register_products_outputs:
|
register_products_outputs:
|
process (clk)
|
process (clk)
|
begin
|
begin
|
if clk'event and clk='1' then
|
if clk'event and clk='1' then
|
sprd32blk <= prd32blko;
|
sprd32blk <= prd32blko;
|
end if;
|
end if;
|
end process;
|
end process;
|
--! Los productos del multiplicador 2 y 3, ya registrados dentro de dpc van a la cola intermedia del producto punto (fifo32x09_d)
|
--! Los productos del multiplicador 2 y 3, ya registrados dentro de dpc van a la cola intermedia del producto punto (fifo32x09_d)
|
--! Los unicos resultados de sumandos que de nuevo entran al DataPathControl (observar la pestaña del documento de excel)
|
--! Los unicos resultados de sumandos que de nuevo entran al DataPathControl (observar la pestaña del documento de excel)
|
fifo32x09_d <= sprd32blk(p3)&sprd32blk(p2);
|
fifo32x09_d <= sprd32blk(p3)&sprd32blk(p2);
|
|
|
register_adder0_and_inversor_output:
|
register_adder0_and_inversor_output:
|
process (clk)
|
process (clk)
|
begin
|
begin
|
if clk'event and clk='1' then
|
if clk'event and clk='1' then
|
sadd32blk(a0) <= add32blko(a0);
|
sadd32blk(a0) <= add32blko(a0);
|
sinv32blk <= inv32blko;
|
sinv32blk <= inv32blko;
|
end if;
|
end if;
|
end process;
|
end process;
|
|
|
|
|
|
|
|
|
--! Raiz Cuadrada.
|
--! Raiz Cuadrada.
|
ssqr32blk <= sqr32blko;
|
ssqr32blk <= sqr32blko;
|
|
|
--! Colas de salida de los distintos resultados;
|
--! Colas de salida de los distintos resultados;
|
sresult(0) <= ssqr32blk;
|
sresult(0) <= ssqr32blk;
|
sresult(1) <= add32blko(a0);
|
sresult(1) <= add32blko(a0);
|
sresult(2) <= sadd32blk(a1);
|
sresult(2) <= sadd32blk(a1);
|
sresult(3) <= sadd32blk(a2);
|
sresult(3) <= sadd32blk(a2);
|
sresult(4) <= sadd32blk(aa);
|
sresult(4) <= sadd32blk(aa);
|
sresult(5) <= prd32blko(p3);
|
sresult(5) <= prd32blko(p3);
|
sresult(6) <= prd32blko(p4);
|
sresult(6) <= prd32blko(p4);
|
sresult(7) <= prd32blko(p5);
|
sresult(7) <= prd32blko(p5);
|
|
|
--! Cola de normalizacion
|
--! Cola de normalizacion
|
snormfifo_d(qx) <= sparaminput(ax);
|
snormfifo_d(qx) <= sparaminput(ax);
|
snormfifo_d(qy) <= sparaminput(ay);
|
snormfifo_d(qy) <= sparaminput(ay);
|
snormfifo_d(qz) <= sparaminput(az);
|
snormfifo_d(qz) <= sparaminput(az);
|
|
|
|
|
|
|
--! La entrada al inversor SIEMPRE viene con la salida de la raiz cuadrada
|
--! La entrada al inversor SIEMPRE viene con la salida de la raiz cuadrada
|
inv32blki <= ssqr32blk;
|
inv32blki <= ssqr32blk;
|
--! La entrada de la raíz cuadrada SIEMPRE viene con la salida del sumador 1.
|
--! La entrada de la raíz cuadrada SIEMPRE viene con la salida del sumador 1.
|
sqr32blki <= sadd32blk(a1);
|
sqr32blki <= sadd32blk(a1);
|
|
|
|
|
|
|
--! Conectar las entradas del sumador a, a la salida
|
--! Conectar las entradas del sumador a, a la salida
|
ssumando(s6) <= sadd32blk(a2);
|
ssumando(s6) <= sadd32blk(a2);
|
ssumando(s7) <= sdpfifo_q(dpfifocd);
|
ssumando(s7) <= sdpfifo_q(dpfifocd);
|
|
|
--!El siguiente proceso conecta la señal de cola "casi llena", de la cola que corresponde al resultado de la operación indicada por los bit UCA (Unary, Crossprod, Addsub).
|
--!El siguiente proceso conecta la señal de cola "casi llena", de la cola que corresponde al resultado de la operación indicada por los bit UCA (Unary, Crossprod, Addsub).
|
sres0f <= resf_vector(0);
|
sres0f <= resf_vector(0);
|
sres123f <= resf_vector(1);
|
sres123f <= resf_vector(1);
|
sres24f <= resf_vector(2);
|
sres24f <= resf_vector(2);
|
sres567f <= resf_vector(3);
|
sres567f <= resf_vector(3);
|
fullQ:process(sres0f,sres123f,sres24f,sres567f,unary,crossprod,addsub,eoi_int)
|
fullQ:process(sres0f,sres123f,sres24f,sres567f,unary,crossprod,addsub,eoi_int)
|
begin
|
begin
|
if unary='0' then
|
if unary='0' then
|
if crossprod='1' or addsub='1' then
|
if crossprod='1' or addsub='1' then
|
--! Suma, Resta o Producto Cruz
|
--! Suma, Resta o Producto Cruz
|
eoi_demuxed_int <= "00"&eoi_int&'0';
|
eoi_demuxed_int <= "00"&eoi_int&'0';
|
resf_event <= sres123f;
|
resf_event <= sres123f;
|
else
|
else
|
--! Producto Punto
|
--! Producto Punto
|
eoi_demuxed_int <= '0'&eoi_int&"00";
|
eoi_demuxed_int <= '0'&eoi_int&"00";
|
resf_event <= sres24f;
|
resf_event <= sres24f;
|
end if;
|
end if;
|
elsif crossprod='1' then
|
elsif crossprod='1' then
|
|
|
--! Normalización o Producto Escalar
|
--! Normalización o Producto Escalar
|
eoi_demuxed_int <= eoi_int&"000";
|
eoi_demuxed_int <= eoi_int&"000";
|
resf_event <= sres567f;
|
resf_event <= sres567f;
|
|
|
elsif addsub='0' then
|
elsif addsub='0' then
|
|
|
--! Magnitud
|
--! Magnitud
|
eoi_demuxed_int <= "000"&eoi_int;
|
eoi_demuxed_int <= "000"&eoi_int;
|
resf_event <= sres0f;
|
resf_event <= sres0f;
|
|
|
else
|
else
|
--! Se debería generar una excepción de señal invalida.
|
--! Se debería generar una excepción de señal invalida.
|
eoi_demuxed_int <= x"F";
|
eoi_demuxed_int <= x"F";
|
resf_event <= '0';
|
resf_event <= '0';
|
|
|
end if;
|
end if;
|
end process;
|
end process;
|
|
|
--! Decodificación del Datapath.
|
--! Decodificación del Datapath.
|
mul:process(unary,addsub,crossprod,sparaminput,sinv32blk,sprd32blk,sadd32blk,sdpfifo_q,snormfifo_q)
|
mul:process(unary,addsub,crossprod,sparaminput,sinv32blk,sprd32blk,sadd32blk,sdpfifo_q,snormfifo_q)
|
begin
|
begin
|
|
|
sfactor(f4) <= sparaminput(az);
|
sfactor(f4) <= sparaminput(az);
|
if unary='1' then
|
if unary='1' then
|
--! Magnitud y normalizacion
|
--! Magnitud y normalizacion
|
sfactor(f0) <= sparaminput(ax);
|
sfactor(f0) <= sparaminput(ax);
|
sfactor(f1) <= sparaminput(ax);
|
sfactor(f1) <= sparaminput(ax);
|
sfactor(f2) <= sparaminput(ay);
|
sfactor(f2) <= sparaminput(ay);
|
sfactor(f3) <= sparaminput(ay);
|
sfactor(f3) <= sparaminput(ay);
|
|
|
sfactor(f5) <= sparaminput(az);
|
sfactor(f5) <= sparaminput(az);
|
|
|
--!Multiplicación escalar.
|
--!Multiplicación escalar.
|
if crossprod='1' and addsub='1' then
|
if crossprod='1' and addsub='1' then
|
sfactor(f6) <= sparaminput(cx);
|
sfactor(f6) <= sparaminput(cx);
|
sfactor(f7) <= sparaminput(dx);
|
sfactor(f7) <= sparaminput(dx);
|
sfactor(f8) <= sparaminput(cy);
|
sfactor(f8) <= sparaminput(cy);
|
sfactor(f9) <= sparaminput(dx);
|
sfactor(f9) <= sparaminput(dx);
|
sfactor(f10) <= sparaminput(cz);
|
sfactor(f10) <= sparaminput(cz);
|
sfactor(f11) <= sparaminput(dx);
|
sfactor(f11) <= sparaminput(dx);
|
else
|
else
|
sfactor(f6) <= snormfifo_q(ax);
|
sfactor(f6) <= snormfifo_q(ax);
|
sfactor(f7) <= sinv32blk;
|
sfactor(f7) <= sinv32blk;
|
sfactor(f8) <= snormfifo_q(ay);
|
sfactor(f8) <= snormfifo_q(ay);
|
sfactor(f9) <= sinv32blk;
|
sfactor(f9) <= sinv32blk;
|
sfactor(f10) <= snormfifo_q(az);
|
sfactor(f10) <= snormfifo_q(az);
|
sfactor(f11) <= sinv32blk;
|
sfactor(f11) <= sinv32blk;
|
end if;
|
end if;
|
|
|
|
|
elsif addsub='0' then
|
elsif addsub='0' then
|
--! Solo productos punto o cruz
|
--! Solo productos punto o cruz
|
if crossprod='1' then
|
if crossprod='1' then
|
|
|
sfactor(f0) <= sparaminput(ay);
|
sfactor(f0) <= sparaminput(ay);
|
sfactor(f1) <= sparaminput(bz);
|
sfactor(f1) <= sparaminput(bz);
|
sfactor(f2) <= sparaminput(az);
|
sfactor(f2) <= sparaminput(az);
|
sfactor(f3) <= sparaminput(by);
|
sfactor(f3) <= sparaminput(by);
|
|
|
sfactor(f5) <= sparaminput(bx);
|
sfactor(f5) <= sparaminput(bx);
|
sfactor(f6) <= sparaminput(ax);
|
sfactor(f6) <= sparaminput(ax);
|
sfactor(f7) <= sparaminput(bz);
|
sfactor(f7) <= sparaminput(bz);
|
sfactor(f8) <= sparaminput(ax);
|
sfactor(f8) <= sparaminput(ax);
|
sfactor(f9) <= sparaminput(by);
|
sfactor(f9) <= sparaminput(by);
|
sfactor(f10) <= sparaminput(ay);
|
sfactor(f10) <= sparaminput(ay);
|
sfactor(f11) <= sparaminput(bx);
|
sfactor(f11) <= sparaminput(bx);
|
|
|
else
|
else
|
|
|
sfactor(f0) <= sparaminput(ax) ;
|
sfactor(f0) <= sparaminput(ax) ;
|
sfactor(f1) <= sparaminput(bx) ;
|
sfactor(f1) <= sparaminput(bx) ;
|
sfactor(f2) <= sparaminput(ay) ;
|
sfactor(f2) <= sparaminput(ay) ;
|
sfactor(f3) <= sparaminput(by) ;
|
sfactor(f3) <= sparaminput(by) ;
|
sfactor(f5) <= sparaminput(bz) ;
|
sfactor(f5) <= sparaminput(bz) ;
|
|
|
sfactor(f6) <= sparaminput(cx) ;
|
sfactor(f6) <= sparaminput(cx) ;
|
sfactor(f7) <= sparaminput(dx) ;
|
sfactor(f7) <= sparaminput(dx) ;
|
sfactor(f8) <= sparaminput(cy) ;
|
sfactor(f8) <= sparaminput(cy) ;
|
sfactor(f9) <= sparaminput(dy) ;
|
sfactor(f9) <= sparaminput(dy) ;
|
sfactor(f10) <= sparaminput(cz) ;
|
sfactor(f10) <= sparaminput(cz) ;
|
sfactor(f11) <= sparaminput(dz) ;
|
sfactor(f11) <= sparaminput(dz) ;
|
end if;
|
end if;
|
|
|
else
|
else
|
sfactor(f0) <= sparaminput(ax) ;
|
sfactor(f0) <= sparaminput(ax) ;
|
sfactor(f1) <= sparaminput(bx) ;
|
sfactor(f1) <= sparaminput(bx) ;
|
sfactor(f2) <= sparaminput(ay) ;
|
sfactor(f2) <= sparaminput(ay) ;
|
sfactor(f3) <= sparaminput(by) ;
|
sfactor(f3) <= sparaminput(by) ;
|
sfactor(f5) <= sparaminput(bz) ;
|
sfactor(f5) <= sparaminput(bz) ;
|
sfactor(f6) <= sparaminput(cx) ;
|
sfactor(f6) <= sparaminput(cx) ;
|
sfactor(f7) <= sparaminput(dx) ;
|
sfactor(f7) <= sparaminput(dx) ;
|
sfactor(f8) <= sparaminput(cy) ;
|
sfactor(f8) <= sparaminput(cy) ;
|
sfactor(f9) <= sparaminput(dx) ;
|
sfactor(f9) <= sparaminput(dx) ;
|
sfactor(f10) <= sparaminput(cz) ;
|
sfactor(f10) <= sparaminput(cz) ;
|
sfactor(f11) <= sparaminput(dx) ;
|
sfactor(f11) <= sparaminput(dx) ;
|
end if;
|
end if;
|
|
|
|
|
if addsub='1' then
|
if addsub='1' then
|
ssumando(s0) <= sparaminput(ax);
|
ssumando(s0) <= sparaminput(ax);
|
ssumando(s1) <= sparaminput(bx);
|
ssumando(s1) <= sparaminput(bx);
|
ssumando(s2) <= sparaminput(ay);
|
ssumando(s2) <= sparaminput(ay);
|
ssumando(s3) <= sparaminput(by);
|
ssumando(s3) <= sparaminput(by);
|
ssumando(s4) <= sparaminput(az);
|
ssumando(s4) <= sparaminput(az);
|
ssumando(s5) <= sparaminput(bz);
|
ssumando(s5) <= sparaminput(bz);
|
else
|
else
|
ssumando(s0) <= sprd32blk(p0);
|
ssumando(s0) <= sprd32blk(p0);
|
ssumando(s1) <= sprd32blk(p1);
|
ssumando(s1) <= sprd32blk(p1);
|
if crossprod='0' then
|
if crossprod='0' then
|
ssumando(s2) <= sadd32blk(a0);
|
ssumando(s2) <= sadd32blk(a0);
|
ssumando(s3) <= sdpfifo_q(dpfifoab);
|
ssumando(s3) <= sdpfifo_q(dpfifoab);
|
elsif unary='0' then
|
elsif unary='0' then
|
ssumando(s2) <= sprd32blk(p2);
|
ssumando(s2) <= sprd32blk(p2);
|
ssumando(s3) <= sprd32blk(p3);
|
ssumando(s3) <= sprd32blk(p3);
|
else
|
else
|
ssumando(s2) <= sadd32blk(a0);
|
ssumando(s2) <= sadd32blk(a0);
|
ssumando(s3) <= sdpfifo_q(dpfifoab);
|
ssumando(s3) <= sdpfifo_q(dpfifoab);
|
|
|
end if;
|
end if;
|
ssumando(s4) <= sprd32blk(p4);
|
ssumando(s4) <= sprd32blk(p4);
|
ssumando(s5) <= sprd32blk(p5);
|
ssumando(s5) <= sprd32blk(p5);
|
end if;
|
end if;
|
end process;
|
end process;
|
|
|
|
|
|
|
end architecture;
|
end architecture;
|
|
|
