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-- TITRE : jk_chgclk
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-- TITRE : jk_chgclk
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-- DESCRIPTION :
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-- DESCRIPTION :
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-- Assure la transformation d'un pulse synchrone de clk1
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-- Assure la transformation d'un pulse synchrone de clk1
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-- en un pulse de clk2
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-- en un pulse de clk2
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-- Il faut
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-- Il faut
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-- - que freq(clk1) >> freq(clk2);
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-- - que freq(clk1) >> freq(clk2);
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-- - que la période des pulses sur clk1 soit inférieure à 2 fois la période de clk2
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-- - que la période des pulses sur clk1 soit inférieure à 2 fois la période de clk2
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-- Principe : une bascule JK est mise à 1 sur pulse1
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-- Principe : une bascule JK est mise à 1 sur pulse1
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-- Une triple FF assure la détection du front montant de la JK avec clk2
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-- Une triple FF assure la détection du front montant de la JK avec clk2
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-- Le pulse généré sur clk2 est passé dans une triple FF pour détecter
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-- Le pulse généré sur clk2 est passé dans une triple FF pour détecter
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-- le front montant avec clk1 et clearer la JK
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-- le front montant avec clk1 et clearer la JK
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-- FICHIER : jk_chgclk.vhd
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-- FICHIER : jk_chgclk.vhd
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-- CREATION
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-- CREATION
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-- DATE AUTEUR PROJET REVISION
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-- DATE AUTEUR PROJET REVISION
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-- 29/02/2012 DRA CONCERTO V1.0
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-- 29/02/2012 DRA CONCERTO V1.0
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-- HISTORIQUE DES MODIFICATIONS :
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-- HISTORIQUE DES MODIFICATIONS :
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-- DATE AUTEUR PROJET REVISION
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-- DATE AUTEUR PROJET REVISION
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LIBRARY IEEE;
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LIBRARY IEEE;
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USE IEEE.STD_LOGIC_1164.ALL;
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USE IEEE.STD_LOGIC_1164.ALL;
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USE IEEE.STD_LOGIC_ARITH.ALL;
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USE IEEE.STD_LOGIC_ARITH.ALL;
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USE IEEE.STD_LOGIC_UNSIGNED.ALL;
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USE IEEE.STD_LOGIC_UNSIGNED.ALL;
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-- Uncomment the following library declaration if instantiating
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-- Uncomment the following library declaration if instantiating
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-- any Xilinx primitives in this code.
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-- any Xilinx primitives in this code.
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--library UNISIM;
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--library UNISIM;
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--use UNISIM.VComponents.all;
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--use UNISIM.VComponents.all;
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ENTITY jk_chgclk IS
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ENTITY jk_chgclk IS
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PORT (
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PORT (
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rstn : IN STD_LOGIC; -- Reset général
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rstn : IN STD_LOGIC; -- Reset général
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clk1 : IN STD_LOGIC; -- Horloge principale 1
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clk1 : IN STD_LOGIC; -- Horloge principale 1
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clk2 : IN STD_LOGIC; -- Horloge principale 2
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clk2 : IN STD_LOGIC; -- Horloge principale 2
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pulsein : IN STD_LOGIC; -- Signal synchronie de clk1 à prendre en compte avec clk2
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pulsein : IN STD_LOGIC; -- Signal synchronie de clk1 à prendre en compte avec clk2
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pulseout : OUT STD_LOGIC -- Pulse sur clk2 sur front montant de pulse1
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pulseout : OUT STD_LOGIC -- Pulse sur clk2 sur front montant de pulse1
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);
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);
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END jk_chgclk;
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END jk_chgclk;
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ARCHITECTURE rtl of jk_chgclk is
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ARCHITECTURE rtl of jk_chgclk is
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SIGNAL clk1_to_clk2 : STD_LOGIC_VECTOR(2 DOWNTO 0); -- Triple FF pour le front de JK avec clk2
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SIGNAL clk1_to_clk2 : STD_LOGIC_VECTOR(2 DOWNTO 0); -- Triple FF pour le front de JK avec clk2
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SIGNAL clk2_to_clk1 : STD_LOGIC_VECTOR(2 DOWNTO 0); -- Triple FF pour le front de front_jk avec clk1
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SIGNAL clk2_to_clk1 : STD_LOGIC_VECTOR(2 DOWNTO 0); -- Triple FF pour le front de front_jk avec clk1
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SIGNAL jk_clk1 : STD_LOGIC; -- JK de mémorisation de pulse1
|
SIGNAL jk_clk1 : STD_LOGIC; -- JK de mémorisation de pulse1
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SIGNAL front_jk : STD_LOGIC; -- Détection du front de JK avec clk2
|
SIGNAL front_jk : STD_LOGIC; -- Détection du front de JK avec clk2
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BEGIN
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BEGIN
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-- Process de passage de clk1 à clk2
|
-- Process de passage de clk1 à clk2
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toclk2 : PROCESS(clk2, rstn)
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toclk2 : PROCESS(clk2, rstn)
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BEGIN
|
BEGIN
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IF (rstn = '0') THEN
|
IF (rstn = '0') THEN
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clk1_to_clk2 <= (OTHERS => '0');
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clk1_to_clk2 <= (OTHERS => '0');
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ELSIF (clk2'EVENT and clk2 = '1') THEN
|
ELSIF (clk2'EVENT and clk2 = '1') THEN
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-- Triple FF sur la bascule JK
|
-- Triple FF sur la bascule JK
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clk1_to_clk2 <= clk1_to_clk2(1 DOWNTO 0) & jk_clk1;
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clk1_to_clk2 <= clk1_to_clk2(1 DOWNTO 0) & jk_clk1;
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END IF;
|
END IF;
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END PROCESS;
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END PROCESS;
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front_jk <= clk1_to_clk2(2) AND NOT(clk1_to_clk2(1));
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front_jk <= clk1_to_clk2(2) AND NOT(clk1_to_clk2(1));
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pulseout <= front_jk;
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pulseout <= front_jk;
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-- Process de passage de clk2 à clk1 et de gestion de la JK
|
-- Process de passage de clk2 à clk1 et de gestion de la JK
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backtoclk1 : PROCESS(clk1, rstn)
|
backtoclk1 : PROCESS(clk1, rstn)
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BEGIN
|
BEGIN
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IF (rstn = '0') THEN
|
IF (rstn = '0') THEN
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clk2_to_clk1 <= (OTHERS => '0');
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clk2_to_clk1 <= (OTHERS => '0');
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jk_clk1 <= '0';
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jk_clk1 <= '0';
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ELSIF (clk1'EVENT and clk1 = '1') THEN
|
ELSIF (clk1'EVENT and clk1 = '1') THEN
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clk2_to_clk1 <= clk2_to_clk1(1 DOWNTO 0) & front_jk; -- Triple FF sur le front_jk
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clk2_to_clk1 <= clk2_to_clk1(1 DOWNTO 0) & front_jk; -- Triple FF sur le front_jk
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IF (clk2_to_clk1(2) = '1' AND clk2_to_clk1(1) = '0') THEN
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IF (clk2_to_clk1(2) = '1' AND clk2_to_clk1(1) = '0') THEN
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-- Priorité au clear sinon on peu avoir un deadlock
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-- Priorité au clear sinon on peu avoir un deadlock
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jk_clk1 <= '0';
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jk_clk1 <= '0';
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ELSIF (pulsein = '1') THEN
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ELSIF (pulsein = '1') THEN
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-- A chaque pulse sur pulse1
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-- A chaque pulse sur pulse1
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jk_clk1 <= '1'; -- On mémorise l'info
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jk_clk1 <= '1'; -- On mémorise l'info
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END IF;
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END IF;
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END IF;
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END IF;
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END PROCESS;
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END PROCESS;
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END rtl;
|
END rtl;
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