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// CVS Revision History
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// CVS Revision History
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// $Log: not supported by cvs2svn $
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// $Log: not supported by cvs2svn $
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// Revision 1.2 2006/01/19 14:07:50 maverickist
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// verification is complete.
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// Revision 1.2 2005/12/13 12:15:35 Administrator
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// Revision 1.2 2005/12/13 12:15:35 Administrator
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// no message
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// no message
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// Revision 1.1.1.1 2005/12/13 01:51:44 Administrator
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// Revision 1.1.1.1 2005/12/13 01:51:44 Administrator
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// no message
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// no message
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module User_int_sim (
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module User_int_sim (
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input Reset ,
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Reset ,
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input Clk_user ,
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Clk_user ,
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input CPU_init_end ,
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CPU_init_end ,
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//user inputerface ,
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Rx_mac_ra ,
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Rx_mac_rd ,
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Rx_mac_data ,
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Rx_mac_BE ,
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Rx_mac_pa ,
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Rx_mac_sop ,
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Rx_mac_eop ,
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//user inputerface ,
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Tx_mac_wa ,
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Tx_mac_wr ,
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Tx_mac_data ,
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Tx_mac_BE ,
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Tx_mac_sop ,
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Tx_mac_eop
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);
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input Reset ;
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input Clk_user ;
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input CPU_init_end ;
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//user inputerface
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//user inputerface
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input Rx_mac_ra ,
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input Rx_mac_ra ;
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output Rx_mac_rd ,
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output Rx_mac_rd ;
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input [31:0] Rx_mac_data ,
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input [31:0] Rx_mac_data ;
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input [1:0] Rx_mac_BE ,
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input [1:0] Rx_mac_BE ;
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input Rx_mac_pa ,
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input Rx_mac_pa ;
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input Rx_mac_sop ,
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input Rx_mac_sop ;
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input Rx_mac_eop ,
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input Rx_mac_eop ;
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//user inputerface
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//user inputerface
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input Tx_mac_wa ,
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input Tx_mac_wa ;
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output Tx_mac_wr ,
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output Tx_mac_wr ;
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output [31:0] Tx_mac_data ,
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output [31:0] Tx_mac_data ;
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output [1:0] Tx_mac_BE ,//big endian
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output [1:0] Tx_mac_BE ;//big endian
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output Tx_mac_sop ,
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output Tx_mac_sop ;
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output Tx_mac_eop
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output Tx_mac_eop ;
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);
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// inputernal signals
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// inputernal signals
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reg[4:0] operation;
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reg[4:0] operation;
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reg[31:0] data;
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reg[31:0] data;
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