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`timescale 1ns / 1ps
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// \\__/ o\ (C) 2006-2016 Robert Finch, Waterloo
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// \\__/ o\ (C) 2006-2018 Robert Finch, Waterloo
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// \ __ / All rights reserved.
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// \ __ / All rights reserved.
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// \/_// robfinch<remove>@finitron.ca
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// \/_// robfinch<remove>@finitron.ca
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// ||
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// ||
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//
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// fpAddsub.v
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// fpAddsub.v
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Line 35... |
localparam EMSB = WID==128 ? 14 :
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localparam EMSB = WID==128 ? 14 :
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WID==96 ? 14 :
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WID==96 ? 14 :
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WID==80 ? 14 :
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WID==80 ? 14 :
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WID==64 ? 10 :
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WID==64 ? 10 :
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WID==52 ? 10 :
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WID==52 ? 10 :
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WID==48 ? 10 :
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WID==48 ? 11 :
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WID==44 ? 10 :
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WID==44 ? 10 :
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WID==42 ? 10 :
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WID==42 ? 10 :
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WID==40 ? 9 :
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WID==40 ? 9 :
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WID==32 ? 7 :
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WID==32 ? 7 :
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WID==24 ? 6 : 4;
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WID==24 ? 6 : 4;
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localparam FMSB = WID==128 ? 111 :
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localparam FMSB = WID==128 ? 111 :
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WID==96 ? 79 :
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WID==96 ? 79 :
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WID==80 ? 63 :
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WID==80 ? 63 :
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WID==64 ? 51 :
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WID==64 ? 51 :
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WID==52 ? 39 :
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WID==52 ? 39 :
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WID==48 ? 35 :
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WID==48 ? 34 :
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WID==44 ? 31 :
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WID==44 ? 31 :
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WID==42 ? 29 :
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WID==42 ? 29 :
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WID==40 ? 28 :
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WID==40 ? 28 :
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WID==32 ? 22 :
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WID==32 ? 22 :
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WID==24 ? 15 : 9;
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WID==24 ? 15 : 9;
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Line 208... |
wire [FMSB+3:0] oaa = a_gt_b1 ? oa : ob;
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wire [FMSB+3:0] oaa = a_gt_b1 ? oa : ob;
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wire [FMSB+3:0] obb = a_gt_b1 ? ob : oa;
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wire [FMSB+3:0] obb = a_gt_b1 ? ob : oa;
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wire [FMSB+4:0] mab = realOp1 ? oaa - obb : oaa + obb;
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wire [FMSB+4:0] mab = realOp1 ? oaa - obb : oaa + obb;
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always @*
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always @*
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casex({aInf1&bInf1,aNan1,bNan1})
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casez({aInf1&bInf1,aNan1,bNan1})
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3'b1xx: mo1 = {1'b0,op1,{FMSB-1{1'b0}},op1,{FMSB{1'b0}}}; // inf +/- inf - generate QNaN on subtract, inf on add
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3'b1??: mo1 = {1'b0,op1,{FMSB-1{1'b0}},op1,{FMSB{1'b0}}}; // inf +/- inf - generate QNaN on subtract, inf on add
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3'bx1x: mo1 = {1'b0,fracta1[FMSB+1:0],{FMSB{1'b0}}};
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3'b01?: mo1 = {1'b0,fracta1[FMSB+1:0],{FMSB{1'b0}}};
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3'bxx1: mo1 = {1'b0,fractb1[FMSB+1:0],{FMSB{1'b0}}};
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3'b001: mo1 = {1'b0,fractb1[FMSB+1:0],{FMSB{1'b0}}};
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default: mo1 = {mab,{FMSB-1{1'b0}}}; // mab has an extra lead bit and two trailing bits
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default: mo1 = {mab,{FMSB-1{1'b0}}}; // mab has an extra lead bit and two trailing bits
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endcase
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endcase
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delay1 #(FX+1) d3(.clk(clk), .ce(ce), .i(mo1), .o(mo) );
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delay1 #(FX+1) d3(.clk(clk), .ce(ce), .i(mo1), .o(mo) );
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endmodule
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endmodule
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module fpAddsubnr(clk, ce, rm, op, a, b, o);
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parameter WID = 128;
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localparam MSB = WID-1;
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localparam EMSB = WID==128 ? 14 :
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WID==96 ? 14 :
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WID==80 ? 14 :
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WID==64 ? 10 :
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WID==52 ? 10 :
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WID==48 ? 11 :
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WID==44 ? 10 :
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WID==42 ? 10 :
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WID==40 ? 9 :
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WID==32 ? 7 :
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WID==24 ? 6 : 4;
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localparam FMSB = WID==128 ? 111 :
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WID==96 ? 79 :
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WID==80 ? 63 :
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WID==64 ? 51 :
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WID==52 ? 39 :
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WID==48 ? 34 :
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WID==44 ? 31 :
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WID==42 ? 29 :
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WID==40 ? 28 :
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WID==32 ? 22 :
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WID==24 ? 15 : 9;
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localparam FX = (FMSB+2)*2-1; // the MSB of the expanded fraction
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localparam EX = FX + 1 + EMSB + 1 + 1 - 1;
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input clk; // system clock
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input ce; // core clock enable
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input [2:0] rm; // rounding mode
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input op; // operation 0 = add, 1 = subtract
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input [MSB:0] a; // operand a
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input [MSB:0] b; // operand b
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output [MSB:0] o; // output
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wire [EX:0] o1;
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wire [MSB+3:0] fpn0;
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fpAddsub #(WID) u1 (clk, ce, rm, op, a, b, o1);
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fpNormalize #(WID) u2(.clk(clk), .ce(ce), .under(1'b0), .i(o1), .o(fpn0) );
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fpRoundReg #(WID) u3(.clk(clk), .ce(ce), .rm(rm), .i(fpn0), .o(o) );
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endmodule
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