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--| Modular Oscilloscope
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--| Modular Oscilloscope
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--| UNSL - Argentine
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--| UNSL - Argentine
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--| Version: 0.01
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--| Version: 0.01
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--| Tested in: Actel APA300
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--| Tested in: Actel APA300
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--| Tested in: Actel A3PE1500
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--| Board: RVI Prototype Board + LP Data Conversion Daughter Board
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--| Description:
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--| Description:
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--| EPP - Wishbone bridge.
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--| EPP - Wishbone bridge.
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--| Convert 8 to 16 bits width data bus
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--| Convert 8 to 16 bits width data bus
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--| File history:
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--| File history:
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--| 0.01 | mar-2009 | First release
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--| 0.01 | mar-2009 | First release
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--| Copyright ® 2008, Facundo Aguilera.
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--| Copyright © 2008, Facundo Aguilera.
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--| This VHDL design file is an open design; you can redistribute it and/or
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--| This VHDL design file is an open design; you can redistribute it and/or
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--| modify it and/or implement it after contacting the author.
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--| modify it and/or implement it after contacting the author.
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--| Wishbone Rev. B.3 compatible
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--| Wishbone Rev. B.3 compatible
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-- COMO USAR:
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-- COMO USAR:
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-- Puente entre un bus de datos de 8 bit (esclavo) y otro de 16 bit (maestro). cada dos acciones del
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-- Puente entre un bus de datos de 8 bit (esclavo) y otro de 16 bit (maestro). cada dos acciones del
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-- lado de 8 bit realiza una en en lado de 16. Posee un timer configurable con el que vuelve al
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-- lado de 8 bit realiza una en en lado de 16. Posee un timer configurable con el que vuelve al
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-- estado inicial luego de sierto tiempo (ningun byte leido). También vuelve al estado inicial al
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-- estado inicial luego de sierto tiempo (ningun byte leido). También vuelve al estado inicial al
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-- hacer un cambio de dirección, por lo que puede realizarse una sincronización inicial haciendo un
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-- hacer un cambio de dirección, por lo que puede realizarse una sincronización inicial haciendo un
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Line 40... |
use IEEE.numeric_std.all;
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use IEEE.numeric_std.all;
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use work.eppwbn_pkg.all;
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use work.eppwbn_pkg.all;
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entity eppwbn_width_extension is
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entity eppwbn_width_extension is
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generic (
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generic (
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TIME_OUT_VALUE: integer := 255;
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TIME_OUT_VALUE: integer := 512;
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TIME_OUT_WIDTH: integer := 8
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TIME_OUT_WIDTH: integer := 9
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);
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);
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port(
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port(
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-- Slave signals
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-- Slave signals
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DAT_I_sl: in std_logic_vector (7 downto 0);
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DAT_I_sl: in std_logic_vector (7 downto 0);
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DAT_O_sl: out std_logic_vector (7 downto 0);
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DAT_O_sl: out std_logic_vector (7 downto 0);
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