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--| 0.1 | jun-2009 | First testing
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--| 0.1 | jun-2009 | First testing
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--| Copyright ® 2009, Facundo Aguilera.
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--| Copyright © 2009, Facundo Aguilera.
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--| This VHDL design file is an open design; you can redistribute it and/or
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--| modify it and/or implement it after contacting the author.
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--| Wishbone Rev. B.3 compatible
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--| Wishbone Rev. B.3 compatible
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-- La memoria solo puede accederse desde la dirección 0 hasta la 15360 (11110000000000). No están
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-- La memoria solo puede accederse desde la dirección 0 hasta la 15360 (0011 11000 0000 0000). No
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-- especificados los valores obtenidos fuera de ese rango.
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-- están especificados los valores obtenidos fuera de ese rango.
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library ieee;
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library ieee;
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use ieee.std_logic_1164.all;
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use ieee.std_logic_1164.all;
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