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// - Olivier Girard, olgirard@gmail.com
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// $Rev: 85 $
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// $Rev: 105 $
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// $LastChangedBy: olivier.girard $
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// $LastChangedBy: olivier.girard $
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// $LastChangedDate: 2011-01-28 22:05:37 +0100 (Fri, 28 Jan 2011) $
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// $LastChangedDate: 2011-03-10 22:10:30 +0100 (Thu, 10 Mar 2011) $
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// Testbench related
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+incdir+../../../bench/verilog/
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../../../bench/verilog/tb_openMSP430_fpga.v
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../../../bench/verilog/msp_debug.v
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../../../bench/verilog/glbl.v
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// Xilinx library
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// Xilinx library
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+libext+.v
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+libext+.v
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-y /opt/Xilinx/12.2/ISE_DS/ISE/verilog/src/unisims/
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-y /opt/Xilinx/12.2/ISE_DS/ISE/verilog/src/unisims/
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../../../rtl/verilog/openmsp430/omsp_multiplier.v
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../../../rtl/verilog/openmsp430/omsp_multiplier.v
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../../../rtl/verilog/openmsp430/periph/omsp_gpio.v
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../../../rtl/verilog/openmsp430/periph/omsp_gpio.v
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../../../rtl/verilog/openmsp430/periph/omsp_timerA.v
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../../../rtl/verilog/openmsp430/periph/omsp_timerA.v
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// Testbench related
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+incdir+../../../bench/verilog/
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../../../bench/verilog/tb_openMSP430_fpga.v
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../../../bench/verilog/msp_debug.v
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../../../bench/verilog/glbl.v
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