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// - Olivier Girard, olgirard@gmail.com
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// Testbench related
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// Testbench related
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// Xilinx library
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// Xilinx library
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+libext+.v
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+libext+.v
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-y /opt/Xilinx/12.2/ISE_DS/ISE/verilog/src/unisims/
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-y /opt/Xilinx/14.4/ISE_DS/ISE/verilog/src/simprims/
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// FPGA Specific modules
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// FPGA Specific modules
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../../../rtl/verilog/openmsp430/omsp_clock_gate.v
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../../../rtl/verilog/openmsp430/omsp_clock_gate.v
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../../../rtl/verilog/openmsp430/omsp_clock_mux.v
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../../../rtl/verilog/openmsp430/periph/omsp_timerA.v
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