OpenCores

URL https://opencores.org/ocsvn/openrisc/openrisc/trunk

Subversion Repositories openrisc

[/] [openrisc/] [trunk/] [orpsocv2/] [rtl/] [verilog/] [orpsoc_top/] [orpsoc_top.v] - Diff between revs 403 and 415

Go to most recent revision | Show entire file | Details | Blame | View Log

Rev 403	Rev 415
Line 686...	Line 686...
`assign wbs_i_rom0_err_o = 0;`	`assign wbs_i_rom0_err_o = 0;`
`assign wbs_i_rom0_rty_o = 0;`	`assign wbs_i_rom0_rty_o = 0;`

`////////////////////////////////////////////////////////////////////////`	`////////////////////////////////////////////////////////////////////////`

	`ifdef RAM_WB
`////////////////////////////////////////////////////////////////////////`	`////////////////////////////////////////////////////////////////////////`
`//`	`//`
`// Generic main RAM`	`// Generic main RAM`
`//`	`//`
`////////////////////////////////////////////////////////////////////////`	`////////////////////////////////////////////////////////////////////////`
Line 805...	Line 806...
`.wb_we_i (wb_ram_we_i),`	`.wb_we_i (wb_ram_we_i),`
`.wb_clk_i (wb_clk),`	`.wb_clk_i (wb_clk),`
`.wb_rst_i (wb_rst));`	`.wb_rst_i (wb_rst));`

`////////////////////////////////////////////////////////////////////////`	`////////////////////////////////////////////////////////////////////////`
	`endif
`ifdef UART0	`ifdef UART0
`////////////////////////////////////////////////////////////////////////`	`////////////////////////////////////////////////////////////////////////`
`//`	`//`
`// UART0`	`// UART0`
`//`	`//`

powered by: WebSVN 2.1.0

© copyright 1999-2024 OpenCores.org, equivalent to Oliscience, all rights reserved. OpenCores®, registered trademark.