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\caption[Pines para los LEDs]{Correspondencia entre los pines de la FPGA y los LEDs (periféricos).}
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\caption[Pines para los LEDs]{Correspondencia entre los pines de la FPGA y los LEDs (periféricos).}
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\label{phr:LEDpins}
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\label{phr:LEDpins}
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Los cátodos de cada LED se conectan a potencial cero y los ánodos se conectan a los pines respectivos de la FPGA mediante un resistencia de 330 $\Omega$. Para enecender un determinado LED basta con poner la señal de control en alto.
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Los cátodos de cada LED se conectan a potencial cero y los ánodos se conectan a los pines respectivos de la FPGA mediante un resistencia de 330 $\Omega$. Para enecender un determinado LED basta con poner en alto la señal de control.
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\subsection{Pulsadores (\textsl{Tact switches})}
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\subsection{Pulsadores (\textsl{Tact switches})}
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Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 12 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con éstos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice refAPENDICE.
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Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 12 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con éstos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}.
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\begin{figure}[b]
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\includegraphics{./img/phr/tact_switch.pdf}
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\subsection{Llaves DIP}
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\subsection{Llaves DIP}
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Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 10 en la Fig. \ref{intro:componentes}. El circuito de éstas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}.
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\begin{table}[h]
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\textbf{Periférico} & SW1 & SW2 & SW3 & SW4 & SW5 & SW6 & SW7 & SW8 \\ \hline
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\textbf{Periférico} & SW1 & SW2 & SW3 & SW4 & SW5 & SW6 & SW7 & SW8 \\ \hline
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\textbf{Pin} & 85 & 88 & 90 & 94 & 97 & 4 & 6 & 9 \\ \hline
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\textbf{Pin} & 85 & 88 & 90 & 94 & 97 & 4 & 6 & 9 \\ \hline
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\end{tabular}
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\end{center}
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\caption[Pines para las llavess]{Correspondencia entre los pines de la FPGA y las llaves.}
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\caption[Pines para las llavess]{Correspondencia entre los pines de la FPGA y las llaves.}
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\label{phr:DIPSpins}
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\label{phr:DIPpins}
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\end{table}
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\end{table}
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Cuando una llave se coloca en la posición de \emph{encendido}, el pin de la FPGA correspondiente se pone a un valor lógico \emph{alto}. En contraposición, si la llave se coloca en la posicion \emph{apagado}, la FPGA leerá un valor lógico \emph{bajo}. Al igual que con el caso de los botones pulsadores, no se provee un circuito antirrebote, y debe ser tenido en cuenta en el diseño del sistema.
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\begin{figure}[h]
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\includegraphics{./img/phr/DIPswitch.pdf}
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\caption{\textsl{DIP switches}.}
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\label{phr:DIP}
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\subsection{Display de segmentos}
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\subsection{Displays de 7 segmentos}
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La placa PHR cuenta con un display siete segmentos cuádruple de \emph{ánado comun} indicado con el índice 13 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de los caracteres.
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La placa PHR cuenta con un display de siete segmentos cuádruple de \emph{ánado comun} indicado con el índice 13 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de cada display.
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Ésta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener ésta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del caracter particular esté energizado. Éste ultimo también es activo por bajo (\textsl{active low}).
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Ésta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener ésta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del caracter particular esté energizado. Éste ultimo también es activo por bajo (\textsl{active low}).
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\begin{figure}[h]
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\begin{figure}[h]
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\includegraphics{./img/phr/quad7seg.pdf}
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\includegraphics{./img/phr/quad7seg.pdf}
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\caption[Circuito del display de segmentos]{Conexionado del display de seite segmentos cuádruple.}
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\caption[Circuito del display de siete segmentos]{Conexionado del display de siete segmentos cuádruple.}
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\label{phr:quad7seg}
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\label{phr:quad7seg}
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\end{figure}
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\end{figure}
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Para dar el efecto deseado de representar una cifra de 4 dígitos se recurre a la técnica de multiplexación en el dominio del tiempo. La técnica consiste en mostrar uno a uno y ciclicamente cada caracter a una frecuencia suficientemente alta para que el ojo humano persiva una imagen completa. Un diagrama temporal de las señales se muestra en la Fig. ref.
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Para dar el efecto deseado de representar cuatro caracteres distintos a la vez, se recurre a la técnica de multiplexación en el dominio del tiempo. La técnica consiste en mostrar uno a uno y ciclicamente cada caracter a una frecuencia lo suficientemente alta para que el ojo humano persiva una imagen completa. Un diagrama temporal de las señales se muestra en la Fig. \ref{phr:multiplex}.
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\begin{figure}[h]
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\includegraphics{./img/phr/multiplex.pdf}
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\includegraphics{./img/phr/multiplex.pdf}
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\caption[Diagrama de multiplexado]{Diagrama temporal de la multiplexación.}
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\caption[Diagrama temporal de la multiplexación]{Diagrama temporal de la multiplexación.}
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\label{phr:multiplex}
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\label{phr:multiplex}
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\end{figure}
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\end{figure}
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Si bien el método requiere algo mas de complejidad que la conexion directa a cada segmento de cada caracter, reduce el numero de pines necesarios de $8 \times 4=32$ a $8+4=12$ lo cuál representa un significativo ahorro en recursos de hardware.
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Si bien el método requiere algo mas de complejidad que la conexion directa a cada segmento de cada display, reduce el numero de pines necesarios de $8 \times 4=32$ a $8+4=12$ lo cuál representa un significativo ahorro en recursos de hardware.
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La Tabla \ref{phr:quad7seg:pines} muestra los pines de conexión de la FPGA a las distintas entradas del periférico. La Tabla \ref{phr:quad7seg:chars} tiene valores de control para que los segmentos muestren digitos y las letras desde la \emph{A} hasta la \emph{F} para poder representar números en formato hexadecimal.
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La Tabla \ref{phr:quad7seg:pines} muestra los pines de conexión de la FPGA a las distintas entradas del periférico. La Fig \ref{phr:quad7seg:chars} muestra las representaciones de los caracteres comunes en los displays de siete segmentos. Además de los dígitos, se pueden utilizar los caracteres desde la A a la F para representar numeros en notación hexadecimal.
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\begin{table}[h]
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\begin{table}[h]
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\begin{figure}[h]
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\begin{figure}[h]
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\includegraphics{./img/phr/chars.pdf}
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\includegraphics{./img/phr/chars.pdf}
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\caption[Display: caracteres comunes]{Representaciones de caracteres comunes en los displays de siete segmentos.}
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\caption[Caracteres comunes en los displays de 7 segmentos]{Representación de caracteres comunes en los displays de siete segmentos.}
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\label{phr:quad7seg:chars}
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\label{phr:quad7seg:chars}
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\subsection{Puerto serie}
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\subsection{Puerto serie}
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La placa PHR dispone de un puerto serial RS-232. El conector DB9 hembra/macho se señala con el numero 14 en la Fig. \ref{intro:componentes}. La placa representa un \textsl{Data Communications Equipment} (DCE) y se puede conectar a una computadora personal con un cable serial derecho.
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La Fig. \ref{phr:3232} muestra el circuito de la interfaz entre la FPGA y el conector DB9. Un chip (ST3232) permite una alimentación de entre 3V y 5.5V y utiliza un conjunto de capacitores para alcanzar los niveles de tensión RS-232, garantizando tasas de transferencia de hasta 250 kbps.
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El control de flujo por hardware está desabilitado. Las lineas de DCD, DTR y DSR se conectan entre sí. Analogamente para las señales RTS y CTS.
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Los pines de la FPGA que controlan las señales seriales se muestran en la Tabla \ref{phr:RS232pins}.
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\begin{figure}[h]
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\begin{figure}[h]
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\begin{center}
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\includegraphics{./img/phr/3232.pdf}
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\includegraphics{./img/phr/3232.pdf}
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\caption{Circuito de la interfaz RS-232}
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\caption[Circuito de la interfaz RS-232]{Circuito de la interfaz RS-232.}
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\label{phr:3232}
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\label{phr:3232}
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\end{figure}
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\end{figure}
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\begin{table}[h]
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\begin{center}
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\begin{tabular}{|c|c|c|}
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\hline
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\textbf{Señal serial} & RX & TX \\ \hline
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\textbf{Pin en la FPGA} & 52 & 56 \\ \hline
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\end{tabular}
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\end{center}
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\caption[Pines para la conexión RS-232]{Correspondencia entre los pines de la FPGA y el puerto serie RS-232.}
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\label{phr:RS232pins}
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\end{table}
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%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION%
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%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION%
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\section{Entradas y salidas de propósito general}
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\section{Entradas y salidas de propósito general}
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Para que el usuario realice prototipos, use placas de expansión de terceros o diseñe sus propias placas de expansión, se proveen dos conectores, uno macho y otro hembra, que pueden reconocerse respectivamente con los numeros 2 y 3 en la Fig. \ref{intro:componentes}. Una imagen ampliada se muestra en la Fig. \ref{phr:gpio} indicando además la numeración de los pines. La mayoria de éstos pines estan conectados directamente al chip FPGA tal como lo muestra la Tabla \ref{phr:GPIOpins}. También se proveen pines de alimentación de 3.3V y GND.
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\begin{figure}[h]
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\begin{figure}[h]
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\includegraphics{./img/phr/gpio_header.pdf}
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\includegraphics{./img/phr/gpio_header.pdf}
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\caption{Conector para entradas y salidas de propósito general.}
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\caption[Conectores de propósito general]{Conectores para entradas y salidas de propósito general.}
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\label{phr:gpio}
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\label{phr:gpio}
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\end{figure}
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\end{figure}
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\begin{table}[h]
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\begin{center}
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\begin{tabular}{|r|c|c|l|}
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\multicolumn{4}{ |c| }{\emph{Conector macho}} \\
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\textbf{Conectado a} & \textbf{Pin} & \textbf{Pin} & \textbf{Conectado a} \\ \hline\hline
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FPGA Pin 39 & 1 & 2 & FPGA Pin 50 \\ \hline
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FPGA Pin 37 & 3 & 4 & FPGA Pin 49 \\ \hline
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FPGA Pin 36 & 5 & 6 & FPGA Pin 46 \\ \hline
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FPGA Pin 35 & 7 & 8 & FPGA Pin 34 \\ \hline
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FPGA Pin 33 & 9 & 10 & FPGA Pin 32 \\ \hline
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FPGA Pin 31 & 11 & 12 & FPGA Pin 30 \\ \hline
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FPGA Pin 29 & 13 & 14 & +3.3V \\ \hline
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FPGA Pin 28 & 15 & 16 & No conectado\\ \hline
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FPGA Pin 27 & 17 & 18 & GND \\ \hline
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\end{tabular}
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\hspace{.1cm}
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\begin{tabular}{|r|c|c|l|}
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\multicolumn{4}{ |c| }{\emph{Conector hembra}} \\
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\hline
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\hline
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\textbf{Conectado a} & \textbf{Pin} & \textbf{Pin} & \textbf{Conectado a} \\ \hline\hline
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FPGA Pin 21 & 1 & 2 & FPGA Pin 20 \\ \hline
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FPGA Pin 19 & 3 & 4 & FPGA Pin 16 \\ \hline
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FPGA Pin 15 & 5 & 6 & FPGA Pin 13 \\ \hline
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FPGA Pin 12 & 7 & 8 & +3.3V \\ \hline
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FPGA Pin 10 & 9 & 10 & GND \\ \hline
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\end{tabular}
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\end{center}
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\caption[Pines para las \textsl{GPIO}]{Conexión de los pines para las entradas/salidas de propósitogeneral.}
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\label{phr:GPIOpins}
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\end{table}
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