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\chapter{La placa PHR}
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\chapter{La placa PHR}\label{phr:chapter}
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\section{El chip FPGA}
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\section{El chip FPGA}
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\subsection{Características principales}
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\begin{itemize}
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\item Numero de compuertas: 200K
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\item Celdas lógicas equivalentes: 4032
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\item CLBs: 448 (distribuidos en 32 filas y 16 columnas)
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\item bits de RAM distribuida: 28K
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\item bits de Bloques de RAM: 288K
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\item Multiplicadores dedicados: 16
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\item DCMs: 4
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\item Maximo numero de I/O = 248
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\item I/O ppares diferenciales maximo: 112
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\end{itemize}
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\subsection{Descripción de la arquitectura}
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La familia Spartan-3A tiene cinco bloques fundamentales a tener en cuenta respecto de la arquitectura:
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\begin{description}
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\item[Bloques Lógicos Configurables (CLBs)] contienen \textsl{Look-Up Tables} (LUTs) que implementan funciones lógicas y además sirven como elementos de almacenamiento.
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\item[Bloques de Entrada/Salida (IOBs)] controlan el flujo de datos entre los pines de E/S y la lógica interena del dispositivo. Los IOBs soportan datos en forma bidireccional además de la opercion 3-state.
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\item[Bloque de RAM] sirve como forma de almacenamiento.
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\item[Bloques multiplicadores] aceptan como entrada dos numeros de 18 bits cada uno y calcula el producto entre ambos.
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\item[Bloque DCM (\textsl{Digital Clock Manager})] tiene la capacidad para distribuir, retardar, multiplicar, dividir y desplazar en fase las señales de clock.
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\end{description}
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\begin{figure}[h]
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\begin{center}
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\includegraphics{./img/phr/arquitectura.pdf}
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\end{center}
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\caption[Bloques fundamentaled de la FOGA]{Bloques fundamentaled de la FOGA.}
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\label{phr:arquitectura}
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\end{figure}
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Para el caso del chip XC3S200A, la Fig. \ref{phr:arquitectura} muestra la organizacion de éstos bloques fundamentales dentro del dipositivo. Los IOBs se ubican alrededor de la matriz de CLBs. Los bloques de memoria RAM se encuentran en dos columnas, en cada una se disponen varios bloques de RAM de 18 Kbit asociados con un multiplicador dedicado. Dos DCM se ubican en el centro hacia arriba y otros dos en el centro hacia abajo.,
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\subsection{Capacidades de E/S}
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La familia Spartan-3A soporta varios estandares para sus entradas y salidas.
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Para el caso de terminaciones simples éstas FPGAs cumplen con:
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\begin{itemize}
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\item TTL de 3.3V (LVTTL).
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\item CMOS de bajo voltaje (LVCMOS) en tensiones de 3.3V, 2.5V, 1.8V, 1.5V o 1.2V.
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\item PCI de 3.3V a frecuencias de 33MHz o 66MHz.
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\item HSTL I, II y III a 1.5V y 1.8V (comunmente usado en memorias).
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\item SSTL I y II a 1.8V, 2.5V y 3.3V (comunmente usado en memorias).
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\end{itemize}
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Los estándares con terminacion diferencial que soportan son:
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\begin{itemize}
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\item Entradas/Salidas LVDS, mini-LVDS, RSDS y PPDS a 2.5V o 3.3V.
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\item Bus LVDS a 2.5V.
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\item TMDS a 3.3V.
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\item HSTL y SSTL diferenciales.
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\item Entradas LVPECL a 2.5V y 3.3V.
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\end{itemize}
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\subsection{Requerimientos de alimentación}\label{phr:alimentacion}
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\subsection{Requerimientos de alimentación}\label{phr:alimentacion}
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El chip XC3S200A tiene varias entradas de alimentación que se describen de manera sucinta en la Tabla \ref{phr:powersignals}. La FPGA cuenta con un circuito especializado de \textsl{Power-On Reset} (POR) que controla tres tensiones de alimentación (VCCINT, VCCAUX y VCCO2) y mantiene al chip en estado de reset hasta que se alcanzan los niveles seguros de trabajo para proseguir con la carga del sistema. Las señales de alimentación deben arrancar con cierta pendiente y demostrar una estabilidad determinada para garantizar que el circuito POR libere el reset. Para mas información referida al sistema de alimentación vease al capitulo \ref{s3power:chapter} en la pág. \pageref{s3power:chapter}.
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El chip XC3S200A tiene varias entradas de alimentación que se describen de manera sucinta en la Tabla \ref{phr:powersignals}. La FPGA cuenta con un circuito especializado de \textsl{Power-On Reset} (POR) que controla tres tensiones de alimentación (VCCINT, VCCAUX y VCCO2) y mantiene al chip en estado de reset hasta que se alcanzan los niveles seguros de trabajo para proseguir con la carga del sistema.
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\begin{table}[h]
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\begin{table}[h]
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\begin{center}
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\begin{center}
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\begin{tabular}{|c|p{8cm}|p{5cm}|}
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\begin{tabular}{|c|p{8cm}|p{5cm}|}
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\hline
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\hline
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\textbf{Entrada} & \textbf{Descripción} & \textbf{Tensión nominal} \\ \hline
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\textbf{Entrada} & \textbf{Descripción} & \textbf{Tensión nominal} \\ \hline
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\hline
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$V_{CCINT}$ & Es la tensión de alimentación del núcleo interno. Alimenta las funciones lógicas internas como los CLBs (\emph{Bloques Lógicos Configurables}) y los bloques de RAM. & 1.2V \\ \hline
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VCCINT & Es la tensión de alimentación del núcleo interno. Alimenta las funciones lógicas internas como los CLBs (\emph{Bloques Lógicos Configurables}) y los bloques de RAM. & 1.2V \\ \hline
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$V_{CCAUX}$ & Fuente de tensión auxiliar. Alimenta elementos tales como los DCMs (\textsl{Digital Clock Managers}), drivers diferenciales, pines de configuración dedicados y la interfaz JTAG. & 2.5V o 3.3V \\ \hline
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VCCAUX & Fuente de tensión auxiliar. Alimenta elementos tales como los DCMs (\textsl{Digital Clock Managers}), drivers diferenciales, pines de configuración dedicados y la interfaz JTAG. & 2.5V o 3.3V \\ \hline
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$V_{CCO0}$ & Alimenta los buffers de salida del Banco de E/S número 0. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline
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VCCO0 & Alimenta los buffers de salida del Banco de E/S número 0. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline
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$V_{CCO1}$ & Alimenta los buffers de salida del Banco de E/S número 1. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline
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VCCO1 & Alimenta los buffers de salida del Banco de E/S número 1. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline
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$V_{CCO2}$ & Alimenta los buffers de salida del Banco de E/S número 2. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline
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VCCO2 & Alimenta los buffers de salida del Banco de E/S número 2. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline
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$V_{CCO3}$ & Alimenta los buffers de salida del Banco de E/S número 3. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline
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VCCO3 & Alimenta los buffers de salida del Banco de E/S número 3. & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V. \\ \hline
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\end{tabular}
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\end{tabular}
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\end{center}
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\end{center}
|
\caption[Entradas de alimentación]{Entradas de alimentación para la familia Spartan-3A.}
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\caption[Voltajes de alimentación]{Voltajes de alimentación para la familia Spartan-3A.}
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\label{phr:powersignals}
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\label{phr:powersignals}
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\end{table}
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\end{table}
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\section{Memoria del FPGA}
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A diferencia de otras FPGAs, la XC3S200A no tiene requerimientos respecto de la secuencia en se deben activar las fuentes de alimentación, pero si respecto de la pendiente de arranque. Los tiempos de pendiente recomendados se muestran en la Tabla \ref{phr:ramprate}.
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\begin{table}[h]
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\begin{center}
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\begin{tabular}{|c|l|c|c|}
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\hline
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\textbf{Símbolo} & \textbf{Descripción} & \textbf{Min} & \textbf{Max} \\ \hline
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\hline
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VCCINTR & Rampa desde GND a VCCINT & 0.2 ms & 100 ms \\ \hline
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VCCAUXR & Rampa desde GND a VCCAUX & 0.2 ms & 100 ms \\ \hline
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VCCO2R & Rampa desde GND a VCCO del Banco 2 & 0.2 ms & 100 ms \\ \hline
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\end{tabular}
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\end{center}
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\caption[Rampas de las fuentes de alimentación]{Tiempos de subida para las rampas al encender las fuentes de alimentación.}
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\label{phr:ramprate}
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\end{table}
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|
Para mas información referida al sistema de alimentación ver el capitulo \ref{s3power:chapter} en la pág. \pageref{s3power:chapter}.
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\section{Interfaz JTAG}
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\section{Configuración de la FPGA}
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La FPGA al inicializarse no contiene dato alguno y para que pase a trabajar como lo desea el usuario debe que pasar por el proceso de configuración. Los datos se cargan desde el exterior en latches de configuración CMOS (CCLs según las iniciales en inglés) y usando alguno de los siguientes siete modos:
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\begin{itemize}
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\item Master Serial desde una memoria PROM Flash de Xilinx.
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\item \textsl{Serial Peripheral Interface} (SPI) desde una memoria FLlash SPI.
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\item \textsl{Byte Peripheral Interface} (BPI) desde una memoria NOR Flash.
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\item Slave Serial, tipicamente cargada desde un procesador.
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\item Slave Parallel, tipicamente cargada desde un procesador.
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\item Boundary Scan (JTAG), tipicamente cargada desde un procesador.
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\item MultiBoot configuration.
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\end{itemize}
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\begin{table}[h]
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\begin{center}
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\begin{tabular}{|c|l|}
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\hline
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\textbf{Pines M[2:0]} & \textbf{Modo} \\ \hline\hline
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\cellcolor{yellow!65}<0:0:0> & \cellcolor{yellow!65} Modo \textsl{Master Serial (Platform Flash)} \\ \hline
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<0:0:1> & Modo \textsl{Master SPI} \\ \hline
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<0:1:0> & \textsl{BPI Up} \\ \hline
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<0:1:1> & Reservado \\ \hline
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<1:0:0> & Reservado \\ \hline
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\cellcolor{yellow!65}<1:0:1> & \cellcolor{yellow!65}Modo JTAG \\ \hline
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<1:1:0> & Modo \textsl{Slave Parallel} \\ \hline
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|
<1:1:1> & Modo \textsl{Slave Serial} \\ \hline
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\end{tabular}
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\end{center}
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|
\caption[Seteo de los modos de configuración]{Seteo de los modos de configuración para la familia Spartan-3A.}
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\label{phr:modes}
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\end{table}
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\begin{figure}[h]
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\begin{center}
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\includegraphics{./img/phr/config_modes.pdf}
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\end{center}
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\caption[Esquematico conf modes]{Conf modes.}
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\label{phr:confmodes}
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\end{figure}
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\subsection{Memoria PROM}
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\subsection{Interfaz JTAG}
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%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION%
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\section{Fuentes de \textsl{clock}}
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\section{Fuentes de \textsl{clock}}
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La placa PHR provee a la FPGA de cuatro fuentes de reloj. El más rápido de los relojes oscila a una frecuencia de 50 MHz, mientras que los otros tres relojes mas lentos tienen una frecuencia seleccionable por usuario. En la Fig. \ref{intro:componentes} se indican con el numero 1 los jumpers con los cuales se eligen las frecuencias para éstos relojes.
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Los pines de la FPGA a los cuales se asignan cada clock se muestran en la Tabla \ref{phr:pines-relojes}.
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\begin{table}[h]
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\begin{center}
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\begin{tabular}{|c|c|c|c|c|}
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\hline
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\textbf{Reloj} & Fijo (50 MHz) & Seleccionable 1 & Seleccionable 2 & Seleccionable 3 \\ \hline
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\textbf{Pin} & 43 & 44 & 41 & 40 \\ \hline
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\end{tabular}
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\end{center}
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\caption[Pines para los relojes]{Pines para los relojes.}
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\label{phr:pines-relojes}
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\end{table}
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\subsection{El reloj de 50 MHz}
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\subsection{Relojes seleccionables}
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\begin{figure}[h]
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\begin{center}
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\includegraphics{./img/phr/relojes.pdf}
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\end{center}
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\caption[Selectores para los relojes]{Selectores para los relojes.}
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\label{phr:relojes}
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\end{figure}
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\begin{figure}[h]
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\begin{center}
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\includegraphics{./img/phr/relojesSeteo.pdf}
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\end{center}
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\caption[Selectores para los relojes]{Selectores para los relojes.}
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\label{phr:relojesSeteo}
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\end{figure}
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%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION%
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\subsection{LEDs}
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\subsection{LEDs}
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En la placa se encuentran ocho LEDs de montaje superficial indicados con el numero 9 en la Fig. \ref{intro:componentes}. Son etiquetados desde LED1 a LED8 y su relación con los pines de la FPGA se muestra en la Tabla \ref{phr:LEDpins}.
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En la placa se encuentran ocho LEDs de montaje superficial indicados con el numero 10 en la Fig. \ref{intro:componentes}. Son etiquetados desde LED1 a LED8 y su relación con los pines de la FPGA se muestra en la Tabla \ref{phr:LEDpins}.
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\begin{table}[h]
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\begin{table}[h]
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\begin{center}
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\begin{center}
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\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
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\subsection{Pulsadores (\textsl{Tact switches})}
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\subsection{Pulsadores (\textsl{Tact switches})}
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Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 12 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con éstos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}.
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Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 13 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con éstos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}.
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\begin{figure}[b]
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\begin{figure}[b]
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\begin{center}
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\begin{center}
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\includegraphics{./img/phr/tact_switch.pdf}
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\includegraphics{./img/phr/tact_switch.pdf}
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\subsection{Llaves DIP}
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\subsection{Llaves DIP}
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Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 10 en la Fig. \ref{intro:componentes}. El circuito de éstas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}.
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Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 11 en la Fig. \ref{intro:componentes}. El circuito de éstas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}.
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\begin{table}[h]
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\begin{table}[h]
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\begin{center}
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\begin{center}
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\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
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\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
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\subsection{Displays de 7 segmentos}
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\subsection{Displays de 7 segmentos}
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La placa PHR cuenta con un display de siete segmentos cuádruple de \emph{ánado comun} indicado con el índice 13 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de cada display.
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La placa PHR cuenta con un display de siete segmentos cuádruple de \emph{ánado comun} indicado con el índice 14 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de cada display.
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Ésta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener ésta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del caracter particular esté energizado. Éste ultimo también es activo por bajo (\textsl{active low}).
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Ésta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener ésta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del caracter particular esté energizado. Éste ultimo también es activo por bajo (\textsl{active low}).
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\begin{figure}[h]
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\begin{figure}[h]
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\begin{center}
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\subsection{Puerto serie}
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\subsection{Puerto serie}
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La placa PHR dispone de un puerto serial RS-232. El conector DB9 hembra/macho se señala con el numero 14 en la Fig. \ref{intro:componentes}. La placa representa un \textsl{Data Communications Equipment} (DCE) y se puede conectar a una computadora personal con un cable serial derecho.
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La placa PHR dispone de un puerto serial RS-232. El conector DB9 hembra/macho se señala con el numero 15 en la Fig. \ref{intro:componentes}. La placa representa un \textsl{Data Communications Equipment} (DCE) y se puede conectar a una computadora personal con un cable serial derecho.
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La Fig. \ref{phr:3232} muestra el circuito de la interfaz entre la FPGA y el conector DB9. Un chip (ST3232) permite una alimentación de entre 3V y 5.5V y utiliza un conjunto de capacitores para alcanzar los niveles de tensión RS-232, garantizando tasas de transferencia de hasta 250 kbps.
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La Fig. \ref{phr:3232} muestra el circuito de la interfaz entre la FPGA y el conector DB9. Un chip (ST3232) permite una alimentación de entre 3V y 5.5V y utiliza un conjunto de capacitores para alcanzar los niveles de tensión RS-232, garantizando tasas de transferencia de hasta 250 kbps.
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El control de flujo por hardware está desabilitado. Las lineas de DCD, DTR y DSR se conectan entre sí. Analogamente para las señales RTS y CTS.
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El control de flujo por hardware está desabilitado. Las lineas de DCD, DTR y DSR se conectan entre sí. Analogamente para las señales RTS y CTS.
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