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\subsection{Características principales}
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\subsection{Características principales}
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\begin{itemize}
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\item Numero de compuertas: 200K
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\item Número de compuertas: 200K
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\item Celdas lógicas equivalentes: 4032
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\item Celdas lógicas equivalentes: 4032
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\item CLBs: 448 (distribuidos en 32 filas y 16 columnas)
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\item CLBs: 448 (distribuidos en 32 filas y 16 columnas)
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\item bits de RAM distribuida: 28K
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\item bits de RAM distribuida: 28K
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\item bits de Bloques de RAM: 288K
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\item bits de Bloques de RAM: 288K
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\item Multiplicadores dedicados: 16
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\item Multiplicadores dedicados: 16
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\begin{figure}[h]
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\begin{figure}[h]
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\begin{center}
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\includegraphics{./img/phr/arquitectura.pdf}
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\includegraphics{./img/phr/arquitectura.pdf}
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\end{center}
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\caption[Bloques fundamentaled de la FOGA]{Bloques fundamentaled de la FOGA.}
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\caption[Bloques fundamentaled de la FOGA]{Bloques fundamentaled de la FPGA.}
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\label{phr:arquitectura}
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\label{phr:arquitectura}
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\end{figure}
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\end{figure}
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Para el caso del chip XC3S200A, la Fig. \ref{phr:arquitectura} muestra la organizacion de éstos bloques fundamentales dentro del dipositivo. Los IOBs se ubican alrededor de la matriz de CLBs. Los bloques de memoria RAM se encuentran en dos columnas, en cada una se disponen varios bloques de RAM de 18 Kbit asociados con un multiplicador dedicado. Dos DCM se ubican en el centro hacia arriba y otros dos en el centro hacia abajo.,
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Para el caso del chip XC3S200A, la Fig. \ref{phr:arquitectura} muestra la organizacion de éstos bloques fundamentales dentro del dipositivo. Los IOBs se ubican alrededor de la matriz de CLBs. Los bloques de memoria RAM se encuentran en dos columnas, en cada una se disponen varios bloques de RAM de 18 Kbit asociados con un multiplicador dedicado. Dos DCM se ubican en el centro hacia arriba y otros dos en el centro hacia abajo.,
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\item Boundary Scan (JTAG), tipicamente cargada desde un procesador.
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\item Boundary Scan (JTAG), tipicamente cargada desde un procesador.
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\item MultiBoot configuration.
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\item MultiBoot configuration.
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\end{itemize}
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\begin{table}[h]
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\begin{table}[h!]
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\begin{center}
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\begin{tabular}{|c|l|}
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\begin{tabular}{|c|l|}
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\textbf{Pines M[2:0]} & \textbf{Modo} \\ \hline\hline
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\textbf{Pines M[2:0]} & \textbf{Modo} \\ \hline\hline
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\cellcolor{yellow!65}<0:0:0> & \cellcolor{yellow!65} Modo \textsl{Master Serial (Platform Flash)} \\ \hline
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\cellcolor{yellow!65}<0:0:0> & \cellcolor{yellow!65} Modo \textsl{Master Serial (Platform Flash)} \\ \hline
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\caption[Seteo de los modos de configuración]{Seteo de los modos de configuración para la familia Spartan-3A.}
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\caption[Seteo de los modos de configuración]{Seteo de los modos de configuración para la familia Spartan-3A.}
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\label{phr:modes}
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\label{phr:modes}
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\end{table}
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\end{table}
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\begin{figure}[h]
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\begin{figure}[h!]
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\includegraphics{./img/phr/config_modes.pdf}
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\includegraphics{./img/phr/config_modes.pdf}
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\caption[Esquematico conf modes]{Conf modes.}
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\caption[Esquematico conf modes]{Conf modes.}
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\label{phr:confmodes}
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\label{phr:confmodes}
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\section{Fuentes de \textsl{clock}}
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\section{Fuentes de \textsl{clock}}
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La placa PHR provee a la FPGA de cuatro fuentes de reloj. El más rápido de los relojes oscila a una frecuencia de 50 MHz, mientras que los otros tres relojes mas lentos tienen una frecuencia seleccionable por usuario. En la Fig. \ref{intro:componentes} se indican con el numero 1 los jumpers con los cuales se eligen las frecuencias para éstos relojes.
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La placa PHR provee a la FPGA de cuatro fuentes de reloj. El más rápido de los relojes oscila a una frecuencia de 50 MHz, mientras que los otros tres relojes mas lentos tienen una frecuencia seleccionable por usuario. En la Fig. \ref{intro:componentes} se indican con el numero 1 los jumpers con los cuales se eligen las frecuencias para éstos relojes.
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Los pines de la FPGA a los cuales se asignan cada clock se muestran en la Tabla \ref{phr:pines-relojes}.
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Los pines de la FPGA a los cuales se asignan cada clock se muestran en la Tabla \ref{phr:pines-relojes}. Éstos son pines de \textsl{Global Clock} que están especialmente diseñados para tratar señales de alta frecuencia. Proveen una capacidad muy baja y un retardo uniforme para cada bloque dentro del chip.
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\begin{table}[h]
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\begin{table}[h!]
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\begin{center}
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\begin{center}
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\begin{tabular}{|c|c|c|c|c|}
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\begin{tabular}{|c|c|c|c|c|}
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\hline
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\textbf{Reloj} & Fijo (50 MHz) & Seleccionable 1 & Seleccionable 2 & Seleccionable 3 \\ \hline
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\textbf{Reloj} & Fijo (50 MHz) & Seleccionable 1 & Seleccionable 2 & Seleccionable 3 \\ \hline
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\textbf{Pin} & 43 & 44 & 41 & 40 \\ \hline
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\textbf{Pin} & 43 & 44 & 41 & 40 \\ \hline
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\subsection{El reloj de 50 MHz}
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\subsection{El reloj de 50 MHz}
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Ésta frecuencia se genera con el dispositivo ACOL-50MHZ-EK, que tiene un oscilador a cristal y encuentra aplicaciones en chips digitales y microprocesadores. Se alimenta con un bajo nivel de tensión (3.3V) y su salida es compatible con HCMOS y TTL.
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\subsection{Relojes seleccionables}
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\subsection{Relojes seleccionables}
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\begin{figure}[h]
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Los pines para selección de los relojes se muestran en la Fig. \ref{phr:relojes}. En los primeros dos relojes se puede elegir una de entre cuatro frecuencias mientras que para el tercer reloj se puede elegir una de entre tres frecuencias.
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\begin{figure}[h!]
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\begin{center}
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\includegraphics{./img/phr/relojes.pdf}
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\includegraphics{./img/phr/relojes.pdf}
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\end{center}
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\caption[Selectores para los relojes]{Selectores para los relojes.}
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\caption[Selectores para los relojes]{Selectores para los relojes.}
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\label{phr:relojes}
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\label{phr:relojes}
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\end{figure}
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\end{figure}
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El conexionado de los jumpers para los clocks se muestra junto con las posibles frecuencias seleccionables en la Fig. \ref{phr:relojesSeteo}.
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\begin{figure}[h]
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\begin{figure}[h!]
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\begin{center}
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\includegraphics{./img/phr/relojesSeteo.pdf}
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\includegraphics{./img/phr/relojesSeteo.pdf}
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\end{center}
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\end{center}
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\caption[Selectores para los relojes]{Selectores para los relojes.}
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\caption[Selectores para los relojes]{Selectores para los relojes.}
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\label{phr:relojesSeteo}
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\label{phr:relojesSeteo}
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\end{figure}
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\end{figure}
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El oscilador se basa en un cristal y el chip contador MC74HC4060A. Una frecuencia principal de 16 MHz es dividida en dos sucesivamente por el contador para obtener todas las frecuencias seleccionables.
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%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION%
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%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION%
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\subsection{LEDs}
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\subsection{LEDs}
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En la placa se encuentran ocho LEDs de montaje superficial indicados con el numero 10 en la Fig. \ref{intro:componentes}. Son etiquetados desde LED1 a LED8 y su relación con los pines de la FPGA se muestra en la Tabla \ref{phr:LEDpins}.
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En la placa se encuentran ocho LEDs de montaje superficial indicados con el numero 10 en la Fig. \ref{intro:componentes}. Son etiquetados desde LED1 a LED8 y su relación con los pines de la FPGA se muestra en la Tabla \ref{phr:LEDpins}.
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\begin{table}[h]
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\begin{table}[h!]
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\begin{center}
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\begin{center}
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\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
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\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
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\textbf{Periférico} & LED1 & LED2 & LED3 & LED4 & LED5 & LED6 & LED7 & LED8 \\ \hline
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\textbf{Periférico} & LED1 & LED2 & LED3 & LED4 & LED5 & LED6 & LED7 & LED8 \\ \hline
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\textbf{Pin} & 84 & 86 & 89 & 93 & 98 & 3 & 5 & 7 \\ \hline
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\textbf{Pin} & 84 & 86 & 89 & 93 & 98 & 3 & 5 & 7 \\ \hline
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\subsection{Pulsadores (\textsl{Tact switches})}
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\subsection{Pulsadores (\textsl{Tact switches})}
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Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 13 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con éstos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}.
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Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 13 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con éstos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}.
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\begin{figure}[b]
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\begin{figure}[h!]
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\begin{center}
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\includegraphics{./img/phr/tact_switch.pdf}
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\includegraphics{./img/phr/tact_switch.pdf}
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\end{center}
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\caption{\textsl{Tact switches}.}
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\caption{\textsl{Tact switches}.}
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\label{phr:tact}
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\label{phr:tact}
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\end{figure}
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\end{figure}
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\begin{table}[h]
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\begin{table}[h!]
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\begin{center}
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\begin{tabular}{|c|c|c|c|c|}
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\begin{tabular}{|c|c|c|c|c|}
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\textbf{Periférico} & PBTN1 & PBTN2 & PBTN3 & PBTN4 \\ \hline
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\textbf{Periférico} & PBTN1 & PBTN2 & PBTN3 & PBTN4 \\ \hline
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\textbf{Pin} & 77 & 78 & 82 & 83 \\ \hline
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\textbf{Pin} & 77 & 78 & 82 & 83 \\ \hline
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\subsection{Llaves DIP}
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\subsection{Llaves DIP}
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Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 11 en la Fig. \ref{intro:componentes}. El circuito de éstas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}.
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Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 11 en la Fig. \ref{intro:componentes}. El circuito de éstas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}.
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\begin{table}[h]
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\begin{table}[h!]
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\begin{center}
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\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
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\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
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\hline
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\textbf{Periférico} & SW1 & SW2 & SW3 & SW4 & SW5 & SW6 & SW7 & SW8 \\ \hline
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\textbf{Periférico} & SW1 & SW2 & SW3 & SW4 & SW5 & SW6 & SW7 & SW8 \\ \hline
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\textbf{Pin} & 85 & 88 & 90 & 94 & 97 & 4 & 6 & 9 \\ \hline
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\textbf{Pin} & 85 & 88 & 90 & 94 & 97 & 4 & 6 & 9 \\ \hline
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Line 316... |
\label{phr:DIPpins}
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\label{phr:DIPpins}
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\end{table}
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\end{table}
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Cuando una llave se coloca en la posición de \emph{encendido}, el pin de la FPGA correspondiente se pone a un valor lógico \emph{alto}. En contraposición, si la llave se coloca en la posicion \emph{apagado}, la FPGA leerá un valor lógico \emph{bajo}. Al igual que con el caso de los botones pulsadores, no se provee un circuito antirrebote, y debe ser tenido en cuenta en el diseño del sistema.
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Cuando una llave se coloca en la posición de \emph{encendido}, el pin de la FPGA correspondiente se pone a un valor lógico \emph{alto}. En contraposición, si la llave se coloca en la posicion \emph{apagado}, la FPGA leerá un valor lógico \emph{bajo}. Al igual que con el caso de los botones pulsadores, no se provee un circuito antirrebote, y debe ser tenido en cuenta en el diseño del sistema.
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\begin{figure}[h]
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\begin{figure}[h!]
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\begin{center}
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\includegraphics{./img/phr/DIPswitch.pdf}
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\includegraphics{./img/phr/DIPswitch.pdf}
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\caption{\textsl{DIP switches}.}
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\caption{\textsl{DIP switches}.}
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\label{phr:DIP}
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\label{phr:DIP}
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Line 334... |
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La placa PHR cuenta con un display de siete segmentos cuádruple de \emph{ánado comun} indicado con el índice 14 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de cada display.
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La placa PHR cuenta con un display de siete segmentos cuádruple de \emph{ánado comun} indicado con el índice 14 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de cada display.
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Ésta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener ésta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del caracter particular esté energizado. Éste ultimo también es activo por bajo (\textsl{active low}).
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Ésta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener ésta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del caracter particular esté energizado. Éste ultimo también es activo por bajo (\textsl{active low}).
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\begin{figure}[h]
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\begin{figure}[h!]
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\includegraphics{./img/phr/quad7seg.pdf}
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\includegraphics{./img/phr/quad7seg.pdf}
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\caption[Circuito del display de siete segmentos]{Conexionado del display de siete segmentos cuádruple.}
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\caption[Circuito del display de siete segmentos]{Conexionado del display de siete segmentos cuádruple.}
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\label{phr:quad7seg}
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\label{phr:quad7seg}
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\end{figure}
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\end{figure}
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Para dar el efecto deseado de representar cuatro caracteres distintos a la vez, se recurre a la técnica de multiplexación en el dominio del tiempo. La técnica consiste en mostrar uno a uno y ciclicamente cada caracter a una frecuencia lo suficientemente alta para que el ojo humano persiva una imagen completa. Un diagrama temporal de las señales se muestra en la Fig. \ref{phr:multiplex}.
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Para dar el efecto deseado de representar cuatro caracteres distintos a la vez, se recurre a la técnica de multiplexación en el dominio del tiempo. La técnica consiste en mostrar uno a uno y ciclicamente cada caracter a una frecuencia lo suficientemente alta para que el ojo humano persiva una imagen completa. Un diagrama temporal de las señales se muestra en la Fig. \ref{phr:multiplex}.
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\begin{figure}[h]
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\includegraphics{./img/phr/multiplex.pdf}
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\includegraphics{./img/phr/multiplex.pdf}
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\caption[Diagrama temporal de la multiplexación]{Diagrama temporal de la multiplexación.}
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\caption[Diagrama temporal de la multiplexación]{Diagrama temporal de la multiplexación.}
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\label{phr:multiplex}
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\label{phr:multiplex}
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Si bien el método requiere algo mas de complejidad que la conexion directa a cada segmento de cada display, reduce el numero de pines necesarios de $8 \times 4=32$ a $8+4=12$ lo cuál representa un significativo ahorro en recursos de hardware.
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Si bien el método requiere algo mas de complejidad que la conexion directa a cada segmento de cada display, reduce el numero de pines necesarios de $8 \times 4=32$ a $8+4=12$ lo cuál representa un significativo ahorro en recursos de hardware.
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La Tabla \ref{phr:quad7seg:pines} muestra los pines de conexión de la FPGA a las distintas entradas del periférico. La Fig \ref{phr:quad7seg:chars} muestra las representaciones de los caracteres comunes en los displays de siete segmentos. Además de los dígitos, se pueden utilizar los caracteres desde la A a la F para representar numeros en notación hexadecimal.
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La Tabla \ref{phr:quad7seg:pines} muestra los pines de conexión de la FPGA a las distintas entradas del periférico. La Fig \ref{phr:quad7seg:chars} muestra las representaciones de los caracteres comunes en los displays de siete segmentos. Además de los dígitos, se pueden utilizar los caracteres desde la A a la F para representar numeros en notación hexadecimal.
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\begin{table}[h]
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\begin{tabular}{|c|c|c|c|c|}
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\textbf{Periférico} & Caracter1 & Caracter2 & Caracter3 & Caracter4 \\ \hline
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\textbf{Periférico} & Caracter1 & Caracter2 & Caracter3 & Caracter4 \\ \hline
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\caption[Pines para el diplay de segmentos]{Conexionado del diplay de 7 segmentos cuádruple a la FPGA.}
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\caption[Pines para el diplay de segmentos]{Conexionado del diplay de 7 segmentos cuádruple a la FPGA.}
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\label{phr:quad7seg:pines}
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\label{phr:quad7seg:pines}
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\end{table}
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\end{table}
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\begin{figure}[h]
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\begin{figure}[h!]
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\includegraphics{./img/phr/chars.pdf}
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\includegraphics{./img/phr/chars.pdf}
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\caption[Caracteres comunes en los displays de 7 segmentos]{Representación de caracteres comunes en los displays de siete segmentos.}
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\caption[Caracteres comunes en los displays de 7 segmentos]{Representación de caracteres comunes en los displays de siete segmentos.}
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\label{phr:quad7seg:chars}
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\label{phr:quad7seg:chars}
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La Fig. \ref{phr:3232} muestra el circuito de la interfaz entre la FPGA y el conector DB9. Un chip (ST3232) permite una alimentación de entre 3V y 5.5V y utiliza un conjunto de capacitores para alcanzar los niveles de tensión RS-232, garantizando tasas de transferencia de hasta 250 kbps.
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La Fig. \ref{phr:3232} muestra el circuito de la interfaz entre la FPGA y el conector DB9. Un chip (ST3232) permite una alimentación de entre 3V y 5.5V y utiliza un conjunto de capacitores para alcanzar los niveles de tensión RS-232, garantizando tasas de transferencia de hasta 250 kbps.
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El control de flujo por hardware está desabilitado. Las lineas de DCD, DTR y DSR se conectan entre sí. Analogamente para las señales RTS y CTS.
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El control de flujo por hardware está desabilitado. Las lineas de DCD, DTR y DSR se conectan entre sí. Analogamente para las señales RTS y CTS.
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Los pines de la FPGA que controlan las señales seriales se muestran en la Tabla \ref{phr:RS232pins}.
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Los pines de la FPGA que controlan las señales seriales se muestran en la Tabla \ref{phr:RS232pins}.
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\begin{figure}[h]
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\begin{figure}[h!]
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\includegraphics{./img/phr/3232.pdf}
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\includegraphics{./img/phr/3232.pdf}
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\caption[Circuito de la interfaz RS-232]{Circuito de la interfaz RS-232.}
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\caption[Circuito de la interfaz RS-232]{Circuito de la interfaz RS-232.}
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\label{phr:3232}
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\label{phr:3232}
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\end{figure}
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\end{figure}
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\begin{table}[h]
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\begin{table}[h!]
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\begin{center}
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\begin{tabular}{|c|c|c|}
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\textbf{Señal serial} & RX & TX \\ \hline
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\textbf{Señal serial} & RX & TX \\ \hline
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\textbf{Pin en la FPGA} & 52 & 56 \\ \hline
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\textbf{Pin en la FPGA} & 52 & 56 \\ \hline
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\section{Entradas y salidas de propósito general}
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\section{Entradas y salidas de propósito general}
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Para que el usuario realice prototipos, use placas de expansión de terceros o diseñe sus propias placas de expansión, se proveen dos conectores, uno macho y otro hembra, que pueden reconocerse respectivamente con los numeros 2 y 3 en la Fig. \ref{intro:componentes}. Una imagen ampliada se muestra en la Fig. \ref{phr:gpio} indicando además la numeración de los pines. La mayoria de éstos pines estan conectados directamente al chip FPGA tal como lo muestra la Tabla \ref{phr:GPIOpins}. También se proveen pines de alimentación de 3.3V y GND.
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Para que el usuario realice prototipos, use placas de expansión de terceros o diseñe sus propias placas de expansión, se proveen dos conectores, uno macho y otro hembra, que pueden reconocerse respectivamente con los numeros 2 y 3 en la Fig. \ref{intro:componentes}. Una imagen ampliada se muestra en la Fig. \ref{phr:gpio} indicando además la numeración de los pines. La mayoria de éstos pines estan conectados directamente al chip FPGA tal como lo muestra la Tabla \ref{phr:GPIOpins}. También se proveen pines de alimentación de 3.3V y GND.
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\begin{figure}[h]
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\begin{figure}[h!]
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\includegraphics{./img/phr/gpio_header.pdf}
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\includegraphics{./img/phr/gpio_header.pdf}
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\caption[Conectores de propósito general]{Conectores para entradas y salidas de propósito general.}
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\caption[Conectores de propósito general]{Conectores para entradas y salidas de propósito general.}
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\label{phr:gpio}
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\label{phr:gpio}
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\end{figure}
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\begin{table}[h]
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\begin{table}[h!]
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\begin{center}
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\begin{center}
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\begin{tabular}{|r|c|c|l|}
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\begin{tabular}{|r|c|c|l|}
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\multicolumn{4}{ |c| }{\emph{Conector macho}} \\
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\multicolumn{4}{ |c| }{\emph{Conector macho}} \\
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