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Rev 157 Rev 162
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Para mas información referida al sistema de alimentación ver el capitulo \ref{s3power:chapter} en la pág. \pageref{s3power:chapter}.
Para mas información referida al sistema de alimentación ver el capitulo \ref{s3power:chapter} en la pág. \pageref{s3power:chapter}.
 
 
 
 
 
 
 
 
\section{Configuración de la FPGA}
\section{Configuración de la FPGA}\label{phr:sec:fpga_conf}
 
 
La FPGA al inicializarse no contiene dato alguno y para que pase a trabajar como lo desea el usuario debe que pasar por el proceso de configuración. Los datos se cargan desde el exterior en latches de configuración CMOS (CCLs según las iniciales en inglés) y usando alguno de los siguientes siete modos:
La FPGA al inicializarse no contiene dato alguno y para que pase a trabajar como lo desea el usuario debe que pasar por el proceso de configuración. Los datos se cargan desde el exterior en latches de configuración CMOS (CCLs según las iniciales en inglés) y usando alguno de los siguientes siete modos:
 
 
\begin{itemize}
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\item Master Serial desde una memoria PROM Flash de Xilinx.
\item Master Serial desde una memoria PROM Flash de Xilinx.
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\section{Fuentes de \textsl{clock}}
\section{Fuentes de \textsl{clock}} \label{phr:sec:clocks}
 
 
La placa PHR provee a la FPGA de cuatro fuentes de reloj. El más rápido de los relojes oscila a una frecuencia de 50 MHz, mientras que los otros tres relojes mas lentos tienen una frecuencia seleccionable por usuario. En la Fig. \ref{intro:componentes} se indican con el numero 1 los jumpers con los cuales se eligen las frecuencias para éstos relojes.
La placa PHR provee a la FPGA de cuatro fuentes de reloj. El más rápido de los relojes oscila a una frecuencia de 50 MHz, mientras que los otros tres relojes mas lentos tienen una frecuencia seleccionable por usuario. En la Fig. \ref{intro:componentes} se indican con el numero 1 los jumpers con los cuales se eligen las frecuencias para éstos relojes.
 
 
Los pines de la FPGA a los cuales se asignan  cada clock se muestran en la Tabla \ref{phr:pines-relojes}. Éstos son pines de \textsl{Global Clock} que están especialmente diseñados para tratar señales de alta frecuencia. Proveen una capacidad muy baja y un retardo uniforme para cada bloque dentro del chip.
Los pines de la FPGA a los cuales se asignan  cada clock se muestran en la Tabla \ref{phr:pines-relojes}. Éstos son pines de \textsl{Global Clock} que están especialmente diseñados para tratar señales de alta frecuencia. Proveen una capacidad muy baja y un retardo uniforme para cada bloque dentro del chip.
 
 
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Ésta frecuencia se genera con el dispositivo ACOL-50MHZ-EK, que tiene un oscilador a cristal y encuentra aplicaciones en chips digitales y microprocesadores. Se alimenta con un bajo nivel de tensión (3.3V) y su salida es compatible con HCMOS y TTL.
Ésta frecuencia se genera con el dispositivo ACOL-50MHZ-EK, que tiene un oscilador a cristal y encuentra aplicaciones en chips digitales y microprocesadores. Se alimenta con un bajo nivel de tensión (3.3V) y su salida es compatible con HCMOS y TTL.
 
 
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\subsection{Relojes seleccionables}
\subsection{Relojes seleccionables}\label{phr:sec:clock}
 
 
Los pines para selección de los relojes se muestran en la Fig. \ref{phr:relojes}. En los primeros dos relojes se puede elegir una de entre cuatro  frecuencias mientras que para el tercer reloj se puede elegir una de entre tres frecuencias.
Los pines para selección de los relojes se muestran en la Fig. \ref{phr:relojes}. En los primeros dos relojes se puede elegir una de entre cuatro  frecuencias mientras que para el tercer reloj se puede elegir una de entre tres frecuencias.
 
 
\begin{figure}[h!]
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\section{Periféricos}
\section{Periféricos}\label{phr:sec:perifericos}
 
 
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\subsection{LEDs}
\subsection{LEDs}
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\section{Entradas y salidas de propósito general}
\section{reEntradas y salidas de propósito general} \label{phr:sec:gpio}
 
 
Para que el usuario realice prototipos,  use placas de expansión de terceros o diseñe sus propias placas de expansión, se proveen dos conectores, uno macho y otro hembra, que pueden reconocerse respectivamente con los numeros 2 y 3 en la Fig. \ref{intro:componentes}. Una imagen ampliada se muestra en la Fig. \ref{phr:gpio} indicando además la numeración de los pines. La mayoria de éstos pines estan conectados directamente al chip FPGA tal como lo muestra la Tabla \ref{phr:GPIOpins}. También se proveen pines de alimentación de 3.3V y GND.
Para que el usuario realice prototipos,  use placas de expansión de terceros o diseñe sus propias placas de expansión, se proveen dos conectores, uno macho y otro hembra, que pueden reconocerse respectivamente con los numeros 2 y 3 en la Fig. \ref{intro:componentes}. Una imagen ampliada se muestra en la Fig. \ref{phr:gpio} indicando además la numeración de los pines. La mayoria de éstos pines estan conectados directamente al chip FPGA tal como lo muestra la Tabla \ref{phr:GPIOpins}. También se proveen pines de alimentación de 3.3V y GND.
 
 
\begin{figure}[h!]
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