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\section{El chip FPGA}
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\section{El chip FPGA}
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\subsection{Características principales}
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\subsection{Características principales}
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\begin{itemize}
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\begin{itemize}
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\item Número de compuertas: 200K
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\item Número de compuertas: 200K
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\item Celdas lógicas equivalentes: 4032
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\item Celdas lógicas equivalentes: 4032
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\item CLBs: 448 (distribuidos en 32 filas y 16 columnas)
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\item CLBs: 448 (distribuidos en 32 filas y 16 columnas)
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\item bits de RAM distribuida: 28K
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\item Bits de RAM distribuida: 28K
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\item bits de Bloques de RAM: 288K
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\item Bits de Bloques de RAM: 288K
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\item Multiplicadores dedicados: 16
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\item Multiplicadores dedicados: 16
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\item DCMs: 4
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\item DCMs: 4
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\item Maximo numero de I/O = 248
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\item Máximo número de E/S = 248
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\item I/O ppares diferenciales maximo: 112
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\item E/S pares diferenciales máximo: 112
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\end{itemize}
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\end{itemize}
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\subsection{Descripción de la arquitectura}
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\subsection{Descripción de la arquitectura}
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La familia Spartan-3A tiene cinco bloques fundamentales a tener en cuenta respecto de la arquitectura:
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La familia Spartan-3A tiene cinco bloques fundamentales a tener en cuenta respecto de la arquitectura:
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\begin{description}
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\begin{description}
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\item[Bloques Lógicos Configurables (CLBs)] contienen \textsl{Look-Up Tables} (LUTs) que implementan funciones lógicas y además sirven como elementos de almacenamiento.
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\item[Bloques Lógicos Configurables (CLBs)] contienen \textsl{Look-Up Tables} (LUTs) que implementan funciones lógicas y además sirven como elementos de almacenamiento.
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\item[Bloques de Entrada/Salida (IOBs)] controlan el flujo de datos entre los pines de E/S y la lógica interena del dispositivo. Los IOBs soportan datos en forma bidireccional además de la opercion 3-state.
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\item[Bloques de Entrada/Salida (IOBs)] controlan el flujo de datos entre los pines de E/S y la lógica interna del dispositivo. Los IOBs soportan datos en forma bidireccional además de la operación 3-state.
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\item[Bloque de RAM] sirve como forma de almacenamiento.
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\item[Bloque de RAM] sirve como forma de almacenamiento.
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\item[Bloques multiplicadores] aceptan como entrada dos numeros de 18 bits cada uno y calcula el producto entre ambos.
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\item[Bloques multiplicadores] aceptan como entrada dos números de 18 bits cada uno y calcula el producto entre ambos.
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\item[Bloque DCM (\textsl{Digital Clock Manager})] tiene la capacidad para distribuir, retardar, multiplicar, dividir y desplazar en fase las señales de clock.
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\item[Bloque DCM (\textsl{Digital Clock Manager})] tiene la capacidad para distribuir, retardar, multiplicar, dividir y desplazar en fase las señales de clock.
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\end{description}
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\end{description}
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\begin{figure}[h]
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\begin{figure}[h]
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\begin{center}
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\begin{center}
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\includegraphics{./img/phr/arquitectura.pdf}
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\includegraphics{./img/phr/arquitectura.pdf}
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\end{center}
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\end{center}
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\caption[Bloques fundamentaled de la FOGA]{Bloques fundamentaled de la FPGA.}
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\caption[Bloques fundamentales de la FPGA]{Bloques fundamentales de la FPGA.}
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\label{phr:arquitectura}
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\label{phr:arquitectura}
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\end{figure}
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\end{figure}
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Para el caso del chip XC3S200A, la Fig. \ref{phr:arquitectura} muestra la organizacion de éstos bloques fundamentales dentro del dipositivo. Los IOBs se ubican alrededor de la matriz de CLBs. Los bloques de memoria RAM se encuentran en dos columnas, en cada una se disponen varios bloques de RAM de 18 Kbit asociados con un multiplicador dedicado. Dos DCM se ubican en el centro hacia arriba y otros dos en el centro hacia abajo.,
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Para el caso del chip XC3S200A, la Fig. \ref{phr:arquitectura} muestra la organización de estos bloques fundamentales dentro del dispositivo. Los IOBs se ubican alrededor de la matriz de CLBs. Los bloques de memoria RAM se encuentran en dos columnas, en cada una se disponen varios bloques de RAM de 18 Kbit asociados con un multiplicador dedicado. Dos DCM se ubican en el centro hacia arriba y otros dos en el centro hacia abajo.,
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\subsection{Capacidades de E/S}
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\subsection{Capacidades de E/S}
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La familia Spartan-3A soporta varios estandares para sus entradas y salidas.
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La familia Spartan-3A soporta varios estándares para sus entradas y salidas que deberán ser configurados apropiadamente para el uso específico.
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Para el caso de terminaciones simples éstas FPGAs cumplen con:
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\begin{itemize}
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\item Terminales simples
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%Para el caso de terminaciones simples estas FPGAs cumplen con:
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\begin{itemize}
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\begin{itemize}
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\item TTL de 3.3V (LVTTL).
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\item TTL de 3.3V (LVTTL).
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\item CMOS de bajo voltaje (LVCMOS) en tensiones de 3.3V, 2.5V, 1.8V, 1.5V o 1.2V.
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\item CMOS de bajo voltaje (LVCMOS) en tensiones de 3.3V, 2.5V, 1.8V, 1.5V o 1.2V.
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\item PCI de 3.3V a frecuencias de 33MHz o 66MHz.
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\item PCI de 3.3V a frecuencias de 33MHz o 66MHz.
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\item HSTL I, II y III a 1.5V y 1.8V (comunmente usado en memorias).
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\item HSTL I, II y III a 1.5V y 1.8V (comúnmente usado en memorias).
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\item SSTL I y II a 1.8V, 2.5V y 3.3V (comunmente usado en memorias).
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\item SSTL I y II a 1.8V, 2.5V y 3.3V (comúnmente usado en memorias).
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\end{itemize}
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\end{itemize}
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Los estándares con terminacion diferencial que soportan son:
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%Los estándares con terminación diferencial que soportan son:
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\item Terminales diferenciales
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\begin{itemize}
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\begin{itemize}
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\item Entradas/Salidas LVDS, mini-LVDS, RSDS y PPDS a 2.5V o 3.3V.
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\item Entradas/Salidas LVDS, mini-LVDS, RSDS y PPDS a 2.5V o 3.3V.
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\item Bus LVDS a 2.5V.
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\item Bus LVDS a 2.5V.
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\item TMDS a 3.3V.
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\item TMDS a 3.3V.
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\item HSTL y SSTL diferenciales.
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\item HSTL y SSTL diferenciales.
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\item Entradas LVPECL a 2.5V y 3.3V.
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\item Entradas LVPECL a 2.5V y 3.3V.
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\end{itemize}
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\end{itemize}
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\end{itemize}
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\subsection{Requerimientos de alimentación}\label{phr:alimentacion}
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\subsection{Requerimientos de alimentación}\label{phr:alimentacion}
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Para mas información referida al sistema de alimentación ver el capitulo \ref{s3power:chapter} en la pág. \pageref{s3power:chapter}.
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Para mas información referida al sistema de alimentación ver el capitulo \ref{s3power:chapter} en la pág. \pageref{s3power:chapter}.
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\section{Configuración de la FPGA}\label{phr:sec:fpga_conf}
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\section{Configuración de la FPGA}\label{phr:sec:fpga_conf}
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La FPGA al inicializarse no contiene dato alguno y para que pase a trabajar como lo desea el usuario debe que pasar por el proceso de configuración. Los datos se cargan desde el exterior en latches de configuración CMOS (CCLs según las iniciales en inglés) y usando alguno de los siguientes siete modos:
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La FPGA al inicializarse no contiene dato alguno y para que trabaje como lo desea el usuario debe pasar por el proceso de \emph{configuración}. Los datos se cargan desde el exterior en \textsl{latches} de configuración CMOS (CCLs según las iniciales en inglés) y usando alguno de los siguientes modos aplicables a la familia Spartan-3A:
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\begin{itemize}
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\begin{itemize}
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\item Master Serial desde una memoria PROM Flash de Xilinx.
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\item \textsl{Master Serial} desde una memoria PROM Flash de Xilinx.
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\item \textsl{Serial Peripheral Interface} (SPI) desde una memoria FLlash SPI.
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\item \textsl{Serial Peripheral Interface} (SPI) desde una memoria Flash SPI.
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\item \textsl{Byte Peripheral Interface} (BPI) desde una memoria NOR Flash.
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\item \textsl{Byte Peripheral Interface} (BPI) desde una memoria NOR Flash.
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\item Slave Serial, tipicamente cargada desde un procesador.
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\item \textsl{Slave Serial}, típicamente cargada desde un procesador.
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\item Slave Parallel, tipicamente cargada desde un procesador.
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\item \textsl{Slave Parallel}, típicamente cargada desde un procesador.
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\item Boundary Scan (JTAG), tipicamente cargada desde un procesador.
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\item \textsl{Boundary Scan} (JTAG), típicamente cargada desde un procesador.
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\item MultiBoot configuration.
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\end{itemize}
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\end{itemize}
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La elección de cada uno de los modos se hace mediante tres pines de la FPGA a los que se hace referencia con M[2:0]. La Tabla \ref{phr:modes} muestra cuales son los valores lógicos de los modos aplicables para ésta familia de FPGA, y se resaltan con color aquellos a los que se recurre en la placa PHR.
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\begin{table}[h!]
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\begin{table}[h!]
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\begin{center}
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\begin{center}
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\begin{tabular}{|c|l|}
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\begin{tabular}{|c|l|}
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\hline
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\hline
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\textbf{Pines M[2:0]} & \textbf{Modo} \\ \hline\hline
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\textbf{Pines M[2:0]} & \textbf{Modo} \\ \hline\hline
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\cellcolor{yellow!65}<0:0:0> & \cellcolor{yellow!65} Modo \textsl{Master Serial (Platform Flash)} \\ \hline
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\cellcolor{yellow!65}<0:0:0> & \cellcolor{yellow!65}Modo \textsl{Master Serial} \\ \hline
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<0:0:1> & Modo \textsl{Master SPI} \\ \hline
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<0:0:1> & Modo \textsl{Master SPI} \\ \hline
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<0:1:0> & \textsl{BPI Up} \\ \hline
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<0:1:0> & \textsl{BPI Up} \\ \hline
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<0:1:1> & Reservado \\ \hline
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<0:1:1> & Reservado \\ \hline
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<1:0:0> & Reservado \\ \hline
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<1:0:0> & Reservado \\ \hline
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\cellcolor{yellow!65}<1:0:1> & \cellcolor{yellow!65}Modo JTAG \\ \hline
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\cellcolor{yellow!65}<1:0:1> & \cellcolor{yellow!65}Modo JTAG \\ \hline
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<1:1:0> & Modo \textsl{Slave Parallel} \\ \hline
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<1:1:0> & Modo \textsl{Slave Parallel} \\ \hline
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<1:1:1> & Modo \textsl{Slave Serial} \\ \hline
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<1:1:1> & Modo \textsl{Slave Serial} \\ \hline
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\end{tabular}
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\end{tabular}
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\end{center}
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\end{center}
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\caption[Seteo de los modos de configuración]{Seteo de los modos de configuración para la familia Spartan-3A.}
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\caption[Seteo de los modos de configuración]{Seteo de los modos de configuración para la familia Spartan-3A. Se resaltan con amarillo los usados en la placa PHR.}
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\label{phr:modes}
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\label{phr:modes}
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\end{table}
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\end{table}
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En la placa PHR los modos utilizados son el \emph{JTAG} (a través de la placa OOCDLink) y el \emph{Master Serial} (desde la memoria PROM XCF02S). Cuando se elije el primer método se configura el chip con una computadora que debe correr una aplicación al efecto. Asimismo, para aplicar el segundo método, hay que usar la placa OOCDLink para programar la PROM al menos una vez. De ahí en mas, con cada ciclo de arranque de la FPGA, ésta tendrá la posibilidad de trabajar en forma independiente de la computadora cargando los datos pre-grabados en la memoria.
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La Fig. \ref{phr:confmodes} muestra el diagrama de como se ve la elección del modo de configuración a un nivel físico. Sin puente alguno se leen 3.3V en los pines M0 y M2, mientras que se lee 0V en M1 (la FPGA recibirá los datos desde JTAG). Al colocar un jumper entre los pines 1 y 2 se tira la tensión de M0 y M2 al potencial de masa (la FPGA intentará cargar desde la PROM).
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\begin{figure}[h!]
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\begin{figure}[h!]
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\begin{center}
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\begin{center}
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\includegraphics{./img/phr/config_modes.pdf}
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\includegraphics{./img/phr/config_modes.pdf}
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\end{center}
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\end{center}
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\caption[Esquematico conf modes]{Conf modes.}
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\caption[Modos de configuración]{Modos de configuración.}
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\label{phr:confmodes}
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\label{phr:confmodes}
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\end{figure}
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\end{figure}
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\subsection{Memoria PROM}
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A nivel de usuario la selección se trata simplemente de cambiar la posición del jumper indicado con 5 en la Fig. \ref{intro:componentes}. Una ilustración de las dos posibles vías que toman los datos para alcanzar la FPGA se muestra en la Fig. \ref{phr:confmodes_sche}.
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\subsection{Interfaz JTAG}
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\begin{figure}[h!]
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\begin{center}
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\includegraphics[width=15cm]{./img/phr/conf_mod_sche.pdf}
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\end{center}
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\caption[Modos de configuración]{Modos de configuración.}
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\label{phr:confmodes_sche}
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\end{figure}
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%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION%
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%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION%
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\section{Fuentes de \textsl{clock}} \label{phr:sec:clocks}
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\section{Fuentes de \textsl{clock}} \label{phr:sec:clocks}
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La placa PHR provee a la FPGA de cuatro fuentes de reloj. El más rápido de los relojes oscila a una frecuencia de 50 MHz, mientras que los otros tres relojes mas lentos tienen una frecuencia seleccionable por usuario. En la Fig. \ref{intro:componentes} se indican con el numero 1 los jumpers con los cuales se eligen las frecuencias para éstos relojes.
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La placa PHR provee a la FPGA de cuatro fuentes de reloj. Uno de los relojes (el más rápido) tiene una frecuencia de oscilación fija de 50 MHz. El resto tienen frecuencias seleccionables por usuario. En la Fig. \ref{intro:componentes} se indican con el numero 1 los jumpers con los cuales se eligen las frecuencias para estos relojes.
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Los pines de la FPGA a los cuales se asignan cada clock se muestran en la Tabla \ref{phr:pines-relojes}. Éstos son pines de \textsl{Global Clock} que están especialmente diseñados para tratar señales de alta frecuencia. Proveen una capacidad muy baja y un retardo uniforme para cada bloque dentro del chip.
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Los pines de la FPGA a los cuales se asignan cada clock se muestran en la Tabla \ref{phr:pines-relojes}. Estos son pines de \textsl{Global Clock} que están especialmente diseñados para tratar señales de alta frecuencia. Proveen una capacidad asociada muy baja y un retardo uniforme para cada bloque dentro del chip.
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\begin{table}[h!]
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\begin{table}[h!]
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\begin{center}
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\begin{center}
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\begin{tabular}{|c|c|c|c|c|}
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\begin{tabular}{|c|c|c|c|c|}
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\hline
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\hline
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\caption[Pines para los relojes]{Pines para los relojes.}
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\caption[Pines para los relojes]{Pines para los relojes.}
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\label{phr:pines-relojes}
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\label{phr:pines-relojes}
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\end{table}
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\end{table}
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\subsection{El reloj de 50 MHz}
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\subsection{El reloj de 50 MHz}
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Ésta frecuencia se genera con el dispositivo ACOL-50MHZ-EK, que tiene un oscilador a cristal y encuentra aplicaciones en chips digitales y microprocesadores. Se alimenta con un bajo nivel de tensión (3.3V) y su salida es compatible con HCMOS y TTL.
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Esta frecuencia se genera con el dispositivo ACOL-50MHZ-EK, que tiene un oscilador a cristal y encuentra aplicaciones en chips digitales y microprocesadores. Se alimenta con un bajo nivel de tensión (3.3V) y su salida es compatible con HCMOS y TTL.
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\subsection{Relojes seleccionables}\label{phr:sec:clock}
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\subsection{Relojes seleccionables}\label{phr:sec:clock}
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El conjunto de relojes se basa en un cristal y el chip contador MC74HC4060A. Una frecuencia principal de 16 MHz es dividida en dos sucesivamente por el contador para obtener todas las frecuencias seleccionables.
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Los pines para selección de los relojes se muestran en la Fig. \ref{phr:relojes}. En los primeros dos relojes se puede elegir una de entre cuatro frecuencias mientras que para el tercer reloj se puede elegir una de entre tres frecuencias.
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Los pines para selección de los relojes se muestran en la Fig. \ref{phr:relojes}. En los primeros dos relojes se puede elegir una de entre cuatro frecuencias mientras que para el tercer reloj se puede elegir una de entre tres frecuencias.
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\begin{figure}[h!]
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\begin{figure}[h!]
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\begin{center}
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\begin{center}
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\includegraphics{./img/phr/relojes.pdf}
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\includegraphics{./img/phr/relojes.pdf}
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\end{center}
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\end{center}
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\caption[Selectores para los relojes]{Selectores para los relojes.}
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\caption[Selectores de los relojes en la placa]{Selectores de los relojes en la placa.}
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\label{phr:relojes}
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\label{phr:relojes}
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\end{figure}
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\end{figure}
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El conexionado de los jumpers para los clocks se muestra junto con las posibles frecuencias seleccionables en la Fig. \ref{phr:relojesSeteo}.
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El conexionado de los jumpers para los clocks se muestra junto con las posibles frecuencias seleccionables en la Fig. \ref{phr:relojesSeteo}.
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\begin{figure}[h!]
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\begin{figure}[h!]
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\begin{center}
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\begin{center}
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\includegraphics{./img/phr/relojesSeteo.pdf}
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\includegraphics{./img/phr/relojesSeteo.pdf}
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\end{center}
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\end{center}
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\caption[Selectores para los relojes]{Selectores para los relojes.}
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\caption[Configuración de los relojes]{Disposición de los jumpers para la configuración de los relojes.}
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\label{phr:relojesSeteo}
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\label{phr:relojesSeteo}
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\end{figure}
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\end{figure}
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El oscilador se basa en un cristal y el chip contador MC74HC4060A. Una frecuencia principal de 16 MHz es dividida en dos sucesivamente por el contador para obtener todas las frecuencias seleccionables.
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%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION%
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%NEW SECTION NEW SECTION NEW SECTION NEW SECTION NEW SECTION%
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\end{center}
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\caption[Pines para los LEDs]{Correspondencia entre los pines de la FPGA y los LEDs (periféricos).}
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\caption[Pines para los LEDs]{Correspondencia entre los pines de la FPGA y los LEDs (periféricos).}
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\label{phr:LEDpins}
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\label{phr:LEDpins}
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\end{table}
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\end{table}
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Los cátodos de cada LED se conectan a potencial cero y los ánodos se conectan a los pines respectivos de la FPGA mediante un resistencia de 330 $\Omega$. Para enecender un determinado LED basta con poner en alto la señal de control.
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Los cátodos de cada LED se conectan a potencial cero y los ánodos se conectan a los pines respectivos de la FPGA mediante un resistencia de 330 $\Omega$. Para encender un determinado LED basta con poner en alto la señal de control.
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\subsection{Pulsadores (\textsl{Tact switches})}
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\subsection{Pulsadores (\textsl{Tact switches})}
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Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 13 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con éstos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}.
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Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 13 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con estos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}.
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\begin{figure}[h!]
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\begin{figure}[h!]
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\begin{center}
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\begin{center}
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\includegraphics{./img/phr/tact_switch.pdf}
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\includegraphics{./img/phr/tact_switch.pdf}
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\end{center}
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\end{center}
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Line 313... |
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\textbf{Periférico} & PBTN1 & PBTN2 & PBTN3 & PBTN4 \\ \hline
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\textbf{Periférico} & PBTN1 & PBTN2 & PBTN3 & PBTN4 \\ \hline
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\textbf{Pin} & 77 & 78 & 82 & 83 \\ \hline
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\textbf{Pin} & 77 & 78 & 82 & 83 \\ \hline
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\end{tabular}
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\end{tabular}
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\end{center}
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\end{center}
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\caption[Pines para los \textsl{tact switches}]{Correspondencia entre los pines de la FPGA y los botones.}
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\caption[Pines para los botones]{Correspondencia entre los pines de la FPGA y los botones.}
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\label{phr:PBTNpins}
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\label{phr:PBTNpins}
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\end{table}
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\end{table}
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Cuando se presiona alguno de los botones se genera un valor lógico alto en el pin asociado de la FPGA. No hay circuito antirrebote y ésto debe ser tenido en cuenta al momento de escribir el código que luego vaya a cargarse en el dispositivo.
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Cuando se presiona alguno de los botones se genera un valor lógico alto en el pin asociado de la FPGA. No hay circuito antirrebote y esto debe ser tenido en cuenta al momento de escribir el código que luego vaya a cargarse en el dispositivo.
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\subsection{Llaves DIP}
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\subsection{Llaves DIP}
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Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 11 en la Fig. \ref{intro:componentes}. El circuito de éstas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}.
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Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 11 en la Fig. \ref{intro:componentes}. El circuito de estas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}.
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\begin{table}[h!]
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\begin{table}[h!]
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\begin{center}
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\textbf{Periférico} & SW1 & SW2 & SW3 & SW4 & SW5 & SW6 & SW7 & SW8 \\ \hline
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\textbf{Periférico} & SW1 & SW2 & SW3 & SW4 & SW5 & SW6 & SW7 & SW8 \\ \hline
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\textbf{Pin} & 85 & 88 & 90 & 94 & 97 & 4 & 6 & 9 \\ \hline
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\textbf{Pin} & 85 & 88 & 90 & 94 & 97 & 4 & 6 & 9 \\ \hline
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\caption[Pines para las llavess]{Correspondencia entre los pines de la FPGA y las llaves.}
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\caption[Pines para las llaves]{Correspondencia entre los pines de la FPGA y las llaves.}
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\label{phr:DIPpins}
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\label{phr:DIPpins}
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Cuando una llave se coloca en la posición de \emph{encendido}, el pin de la FPGA correspondiente se pone a un valor lógico \emph{alto}. En contraposición, si la llave se coloca en la posicion \emph{apagado}, la FPGA leerá un valor lógico \emph{bajo}. Al igual que con el caso de los botones pulsadores, no se provee un circuito antirrebote, y debe ser tenido en cuenta en el diseño del sistema.
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Cuando una llave se coloca en la posición de \emph{encendido}, el pin de la FPGA correspondiente se pone a un valor lógico \emph{alto}. En contraposición, si la llave se coloca en la posición \emph{apagado}, la FPGA leerá un valor lógico \emph{bajo}. Al igual que con el caso de los botones pulsadores, no se provee un circuito antirrebote, y debe ser tenido en cuenta en el diseño del sistema.
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\includegraphics{./img/phr/DIPswitch.pdf}
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\subsection{Displays de 7 segmentos}
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\subsection{Displays de 7 segmentos}
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La placa PHR cuenta con un display de siete segmentos cuádruple de \emph{ánado comun} indicado con el índice 14 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de cada display.
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La placa PHR cuenta con un display de siete segmentos cuádruple de \emph{ánodo común} indicado con el índice 14 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de cada display.
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Ésta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener ésta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del caracter particular esté energizado. Éste ultimo también es activo por bajo (\textsl{active low}).
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Esta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener esta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del carácter particular esté energizado. Este ultimo también es activo por bajo (\textsl{active low}).
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\includegraphics{./img/phr/quad7seg.pdf}
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\caption[Circuito del display de siete segmentos]{Conexionado del display de siete segmentos cuádruple.}
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\caption[Circuito del display de siete segmentos]{Conexionado del display de siete segmentos cuádruple.}
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\label{phr:quad7seg}
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\label{phr:quad7seg}
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Para dar el efecto deseado de representar cuatro caracteres distintos a la vez, se recurre a la técnica de multiplexación en el dominio del tiempo. La técnica consiste en mostrar uno a uno y ciclicamente cada caracter a una frecuencia lo suficientemente alta para que el ojo humano persiva una imagen completa. Un diagrama temporal de las señales se muestra en la Fig. \ref{phr:multiplex}.
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Para dar el efecto deseado de representar cuatro caracteres distintos a la vez, se recurre a la técnica de multiplexación en el dominio del tiempo. La técnica consiste en mostrar uno a uno y cíclicamente cada carácter a una frecuencia lo suficientemente alta para que el ojo humano persiva una imagen completa. Un diagrama temporal de las señales se muestra en la Fig. \ref{phr:multiplex}.
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\includegraphics{./img/phr/multiplex.pdf}
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\includegraphics{./img/phr/multiplex.pdf}
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\caption[Diagrama temporal de la multiplexación]{Diagrama temporal de la multiplexación.}
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\caption[Diagrama temporal de la multiplexación]{Diagrama temporal de la multiplexación.}
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\label{phr:multiplex}
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\label{phr:multiplex}
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Si bien el método requiere algo mas de complejidad que la conexion directa a cada segmento de cada display, reduce el numero de pines necesarios de $8 \times 4=32$ a $8+4=12$ lo cuál representa un significativo ahorro en recursos de hardware.
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Si bien el método requiere algo mas de complejidad que la conexión directa a cada segmento de cada display, reduce el numero de pines necesarios de $8 \times 4=32$ a $8+4=12$ lo cuál representa un significativo ahorro en recursos de hardware.
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La Tabla \ref{phr:quad7seg:pines} muestra los pines de conexión de la FPGA a las distintas entradas del periférico. La Fig \ref{phr:quad7seg:chars} muestra las representaciones de los caracteres comunes en los displays de siete segmentos. Además de los dígitos, se pueden utilizar los caracteres desde la A a la F para representar numeros en notación hexadecimal.
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La Tabla \ref{phr:quad7seg:pines} muestra los pines de conexión de la FPGA a las distintas entradas del periférico. La Fig \ref{phr:quad7seg:chars} muestra las representaciones de los caracteres comunes en los displays de siete segmentos. Además de los dígitos, se pueden utilizar los caracteres desde la A a la F para representar números en notación hexadecimal.
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\caption[Caracteres comunes en los displays de 7 segmentos]{Representación de caracteres comunes en los displays de siete segmentos.}
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\caption[Caracteres comunes en los displays de 7 segmentos]{Representación de caracteres comunes en los displays de siete segmentos.}
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\label{phr:quad7seg:chars}
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\label{phr:quad7seg:chars}
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\subsection{Puerto serie}
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\subsection{Puerto serie}
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La placa PHR dispone de un puerto serial RS-232. El conector DB9 hembra/macho se señala con el numero 15 en la Fig. \ref{intro:componentes}. La placa representa un \textsl{Data Communications Equipment} (DCE) y se puede conectar a una computadora personal con un cable serial derecho.
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La placa PHR dispone de un puerto serial RS-232. El conector DB9 hembra/macho se señala con el numero 15 en la Fig. \ref{intro:componentes}. La placa representa un \textsl{Data Communications Equipment} (DCE) y se puede conectar a una computadora personal con un cable serial derecho.
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La Fig. \ref{phr:3232} muestra el circuito de la interfaz entre la FPGA y el conector DB9. Un chip (ST3232) permite una alimentación de entre 3V y 5.5V y utiliza un conjunto de capacitores para alcanzar los niveles de tensión RS-232, garantizando tasas de transferencia de hasta 250 kbps.
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La Fig. \ref{phr:3232} muestra el circuito de la interfaz entre la FPGA y el conector DB9. Un chip (ST3232) permite una alimentación de entre 3V y 5.5V y utiliza un conjunto de capacitores para alcanzar los niveles de tensión RS-232, garantizando tasas de transferencia de hasta 250 kbps.
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El control de flujo por hardware está desabilitado. Las lineas de DCD, DTR y DSR se conectan entre sí. Analogamente para las señales RTS y CTS.
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El control de flujo por hardware está deshabilitado. Las lineas de DCD, DTR y DSR se conectan entre sí. Analogamente para las señales RTS y CTS.
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Los pines de la FPGA que controlan las señales seriales se muestran en la Tabla \ref{phr:RS232pins}.
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Los pines de la FPGA que controlan las señales seriales se muestran en la Tabla \ref{phr:RS232pins}.
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\includegraphics{./img/phr/3232.pdf}
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\includegraphics{./img/phr/3232.pdf}
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\section{Entradas y salidas de propósito general} \label{phr:sec:gpio}
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\section{reEntradas y salidas de propósito general} \label{phr:sec:gpio}
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Para que el usuario realice prototipos, use placas de expansión de terceros o diseñe sus propias placas de expansión, se proveen dos conectores, uno macho y otro hembra, que pueden reconocerse respectivamente con los números 2 y 3 en la Fig. \ref{intro:componentes}. Una imagen ampliada se muestra en la Fig. \ref{phr:gpio} indicando además la numeración de los pines. La mayoría de estos pines están conectados directamente al chip FPGA tal como lo muestra la Tabla \ref{phr:GPIOpins}. También se proveen pines de alimentación de 3.3V y GND.
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Para que el usuario realice prototipos, use placas de expansión de terceros o diseñe sus propias placas de expansión, se proveen dos conectores, uno macho y otro hembra, que pueden reconocerse respectivamente con los numeros 2 y 3 en la Fig. \ref{intro:componentes}. Una imagen ampliada se muestra en la Fig. \ref{phr:gpio} indicando además la numeración de los pines. La mayoria de éstos pines estan conectados directamente al chip FPGA tal como lo muestra la Tabla \ref{phr:GPIOpins}. También se proveen pines de alimentación de 3.3V y GND.
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\includegraphics{./img/phr/gpio_header.pdf}
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\includegraphics{./img/phr/gpio_header.pdf}
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FPGA Pin 15 & 5 & 6 & FPGA Pin 13 \\ \hline
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FPGA Pin 15 & 5 & 6 & FPGA Pin 13 \\ \hline
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FPGA Pin 12 & 7 & 8 & +3.3V \\ \hline
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FPGA Pin 12 & 7 & 8 & +3.3V \\ \hline
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FPGA Pin 10 & 9 & 10 & GND \\ \hline
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FPGA Pin 10 & 9 & 10 & GND \\ \hline
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\caption[Pines para las \textsl{GPIO}]{Conexión de los pines para las entradas/salidas de propósitogeneral.}
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\caption[Pines para las E/S de propósito general]{Conexión de los pines para las entradas/salidas de propósito general.}
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\label{phr:GPIOpins}
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\label{phr:GPIOpins}
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