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package arithpack is
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package arithpack is
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--! Estados para la maquina de estados.
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--! Estados para la maquina de estados.
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type macState is (LOAD_INSTRUCTION,FLUSH_ARITH_PIPELINE,EXECUTE_INSTRUCTION);
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type macState is (LOAD_INSTRUCTION,FLUSH_ARITH_PIPELINE,EXECUTE_INSTRUCTION);
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--! Estados para el controlador de interrupciones.
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--! Estados para el controlador de interrupciones.
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type iCtrlState is (WAITING_FOR_AN_EVENT,FIRING_INTERRUPTIONS,SUSPEND);
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type iCtrlState is (WAITING_FOR_AN_EVENT,FIRING_INTERRUPTIONS,SUSPEND);
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--! Float data blocks
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constant floatwidth : integer := 32;
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constant widthadmemblock : integer := 9;
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type vectorblock12 is array (11 downto 0) of std_logic_vector(floatwidth-1 downto 0);
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type vectorblock08 is array (07 downto 0) of std_logic_vector(floatwidth-1 downto 0);
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type vectorblock06 is array (05 downto 0) of std_logic_vector(floatwidth-1 downto 0);
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type vectorblock04 is array (03 downto 0) of std_logic_vector(floatwidth-1 downto 0);
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type vectorblock03 is array (02 downto 0) of std_logic_vector(floatwidth-1 downto 0);
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type vectorblock02 is array (01 downto 0) of std_logic_vector(floatwidth-1 downto 0);
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type vectorblockadd02 is array (01 downto 0) of std_logic_vector(widthadmemblock-1 downto 0);
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--! Constante de reseteo
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--! Constante de reseteo
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constant rstMasterValue : std_logic :='0';
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constant rstMasterValue : std_logic :='0';
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--! Constantes periodicas.
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--! Constantes periodicas.
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constant tclk : time := 20 ns;
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constant tclk : time := 20 ns;
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constant tclk_2 : time := tclk/2;
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constant tclk_2 : time := tclk/2;
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constant tclk_4 : time := tclk/4;
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constant tclk_4 : time := tclk/4;
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--! Contadores para la má:quina de estados.
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component raytrac
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port (
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clk : in std_logic;
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rst : in std_logic;
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--! Señal de lectura de alguna de las colas de resultados.
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rd : in std_logic;
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--! Señal de escritura en alguno de los bloques de memoria de operandos o en la cola de instrucciones.
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wr : in std_logic;
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--! Direccion de escritura o lectura
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add : in std_logic_vector (12 downto 0);
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--! datos de entrada
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d : in std_logic_vector (31 downto 0);
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--! Interrupciones
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int : out std_logic_vector (7 downto 0);
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--! Salidas
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q : out std_logic_vector (31 downto 0)
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);
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end component;
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--! Componentes Aritméticos
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component fadd32
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port (
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clk : in std_logic;
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dpc : in std_logic;
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a32 : in std_logic_vector (31 downto 0);
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b32 : in std_logic_vector (31 downto 0);
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c32 : out std_logic_vector (31 downto 0)
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);
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end component;
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component fmul32
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port (
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clk : in std_logic;
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a32 : in std_logic_vector (31 downto 0);
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b32 : in std_logic_vector (31 downto 0);
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p32 : out std_logic_vector (31 downto 0)
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|
);
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end component;
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--! Contadores para la máquina de estados.
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component customCounter
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component customCounter
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generic (
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generic (
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EOBFLAG : string ;
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EOBFLAG : string ;
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ZEROFLAG : string ;
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ZEROFLAG : string ;
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BACKWARDS : string ;
|
BACKWARDS : string ;
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Line 171... |
);
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);
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end component;
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end component;
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--! Maquina de Estados.
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--! Maquina de Estados.
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component sm
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component sm
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generic (
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width : integer ;
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widthadmemblock : integer
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--!external_readable_widthad :
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);
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port (
|
port (
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--! Señales normales de secuencia.
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--! Señales normales de secuencia.
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clk,rst: in std_logic;
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clk,rst: in std_logic;
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--! Vector con las instrucción codficada
|
--! Vector con las instrucción codficada
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instrQq:in std_logic_vector(31 downto 0);
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instrQq:in std_logic_vector(31 downto 0);
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--! Señal de cola vacia.
|
--! Señal de cola vacia.
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instrQ_empty:in std_logic;
|
instrQ_empty:in std_logic;
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adda,addb:out std_logic_vector (8 downto 0);
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adda,addb:out std_logic_vector (8 downto 0);
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sync_chain_0,instrRdAckd:out std_logic;
|
sync_chain_0,instrRdAckd:out std_logic;
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full_r: in std_logic; --! Indica que la cola de resultados no puede aceptar mas de 32 elementos.
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full_r: in std_logic; --! Indica que la cola de resultados no puede aceptar mas de 32 elementos.
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--! End Of Instruction Event
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--! End Of Instruction Event
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Line 209... |
);
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);
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end component;
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end component;
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--! Bloque de memorias
|
--! Bloque de memorias
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component memblock
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component memblock
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generic (
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generic (
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width : integer;
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blocksize : integer;
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blocksize : integer;
|
widthadmemblock : integer;
|
|
external_writeable_blocks : integer;
|
external_writeable_blocks : integer;
|
external_readable_blocks : integer;
|
external_readable_blocks : integer;
|
external_readable_widthad : integer;
|
external_readable_widthad : integer;
|
external_writeable_widthad : integer
|
external_writeable_widthad : integer
|
);
|
);
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| Line 164... |
Line 224... |
instrfifo_rd : in std_logic;
|
instrfifo_rd : in std_logic;
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resultfifo_wr: in std_logic_vector(external_readable_blocks-1 downto 0);
|
resultfifo_wr: in std_logic_vector(external_readable_blocks-1 downto 0);
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instrfifo_empty: out std_logic; ext_rd,ext_wr: in std_logic;
|
instrfifo_empty: out std_logic; ext_rd,ext_wr: in std_logic;
|
ext_wr_add : in std_logic_vector(external_writeable_widthad+widthadmemblock-1 downto 0);
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ext_wr_add : in std_logic_vector(external_writeable_widthad+widthadmemblock-1 downto 0);
|
ext_rd_add : in std_logic_vector(external_readable_widthad-1 downto 0);
|
ext_rd_add : in std_logic_vector(external_readable_widthad-1 downto 0);
|
ext_d: in std_logic_vector(width-1 downto 0);
|
ext_d: in std_logic_vector(floatwidth-1 downto 0);
|
int_d : in std_logic_vector(external_readable_blocks*width-1 downto 0);
|
int_d : in std_logic_vector(external_readable_blocks*floatwidth-1 downto 0);
|
resultfifo_full : out std_logic_vector(3 downto 0);
|
resultfifo_full : out std_logic_vector(3 downto 0);
|
ext_q,instrfifo_q : out std_logic_vector(width-1 downto 0);
|
ext_q,instrfifo_q : out std_logic_vector(floatwidth-1 downto 0);
|
int_q : out std_logic_vector(external_writeable_blocks*width-1 downto 0);
|
int_q : out std_logic_vector(external_writeable_blocks*floatwidth-1 downto 0);
|
int_rd_add : in std_logic_vector(2*widthadmemblock-1 downto 0);
|
int_rd_add : in std_logic_vector(2*widthadmemblock-1 downto 0);
|
dpfifo_d : in std_logic_vector(width*2-1 downto 0);
|
dpfifo_d : in std_logic_vector(floatwidth*2-1 downto 0);
|
normfifo_d : in std_logic_vector(width*3-1 downto 0);
|
normfifo_d : in std_logic_vector(floatwidth*3-1 downto 0);
|
dpfifo_q : out std_logic_vector(width*2-1 downto 0);
|
dpfifo_q : out std_logic_vector(floatwidth*2-1 downto 0);
|
normfifo_q : out std_logic_vector(width*3-1 downto 0)
|
normfifo_q : out std_logic_vector(floatwidth*3-1 downto 0)
|
);
|
);
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end component;
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end component;
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--! Bloque decodificacion DataPath Control.
|
--! Bloque decodificacion DataPath Control.
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component dpc
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component dpc
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generic (
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width : integer
|
|
);
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port (
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port (
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clk,rst : in std_logic;
|
clk,rst : in std_logic;
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paraminput : in std_logic_vector ((12*width)-1 downto 0); --! Vectores A,B,C,D
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paraminput : in std_logic_vector ((12*floatwidth)-1 downto 0); --! Vectores A,B,C,D
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prd32blko : in std_logic_vector ((06*width)-1 downto 0); --! Salidas de los 6 multiplicadores.
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prd32blko : in std_logic_vector ((06*floatwidth)-1 downto 0); --! Salidas de los 6 multiplicadores.
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add32blko : in std_logic_vector ((04*width)-1 downto 0); --! Salidas de los 4 sumadores.
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add32blko : in std_logic_vector ((04*floatwidth)-1 downto 0); --! Salidas de los 4 sumadores.
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sqr32blko,inv32blko : in std_logic_vector (width-1 downto 0); --! Salidas de la raiz cuadradas y el inversor.
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sqr32blko,inv32blko : in std_logic_vector (floatwidth-1 downto 0); --! Salidas de la raiz cuadradas y el inversor.
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fifo32x23_q : in std_logic_vector (03*width-1 downto 0); --! Salida de la cola intermedia.
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fifo32x23_q : in std_logic_vector (03*floatwidth-1 downto 0); --! Salida de la cola intermedia.
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fifo32x09_q : in std_logic_vector (02*width-1 downto 0); --! Salida de las colas de producto punto.
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fifo32x09_q : in std_logic_vector (02*floatwidth-1 downto 0); --! Salida de las colas de producto punto.
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unary,crossprod,addsub : in std_logic; --! Bit con el identificador del bloque AB vs CD e identificador del sub bloque (A/B) o (C/D).
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unary,crossprod,addsub : in std_logic; --! Bit con el identificador del bloque AB vs CD e identificador del sub bloque (A/B) o (C/D).
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sync_chain_0 : in std_logic; --! Señal de dato valido que se va por toda la cadena de sincronizacion.
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sync_chain_0 : in std_logic; --! Señal de dato valido que se va por toda la cadena de sincronizacion.
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eoi_int : in std_logic; --! Sennal de interrupción de final de instrucción.
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eoi_int : in std_logic; --! Señal de interrupción de final de instrucci&ocaute;n.
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eoi_demuxed_int : out std_logic_vector (3 downto 0); --! Señal de interrupción de final de instrucción pero esta vez va asociada a la instruccón UCA.
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eoi_demuxed_int : out std_logic_vector (3 downto 0); --! Señal de interrup&ocaute;n de final de instrucción pero esta vez va asociada a la instruccón UCA.
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sqr32blki,inv32blki : out std_logic_vector (width-1 downto 0); --! Salidas de las 2 raices cuadradas y los 2 inversores.
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sqr32blki,inv32blki : out std_logic_vector (floatwidth-1 downto 0); --! Salidas de las 2 raices cuadradas y los 2 inversores.
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fifo32x26_d : out std_logic_vector (03*width-1 downto 0); --! Entrada a la cola intermedia para la normalización.
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fifo32x26_d : out std_logic_vector (03*floatwidth-1 downto 0); --! Entrada a la cola intermedia para la normalización.
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fifo32x09_d : out std_logic_vector (02*width-1 downto 0); --! Entrada a las colas intermedias del producto punto.
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fifo32x09_d : out std_logic_vector (02*floatwidth-1 downto 0); --! Entrada a las colas intermedias del producto punto.
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prd32blki : out std_logic_vector ((12*width)-1 downto 0); --! Entrada de los 12 factores en el bloque de multiplicación respectivamente.
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prd32blki : out std_logic_vector ((12*floatwidth)-1 downto 0); --! Entrada de los 12 factores en el bloque de multiplicación respectivamente.
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add32blki : out std_logic_vector ((08*width)-1 downto 0); --! Entrada de los 8 sumandos del bloque de 4 sumadores.
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add32blki : out std_logic_vector ((08*floatwidth)-1 downto 0); --! Entrada de los 8 sumandos del bloque de 4 sumadores.
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resw : out std_logic_vector (4 downto 0); --! Salidas de escritura y lectura en las colas de resultados.
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resw : out std_logic_vector (4 downto 0); --! Salidas de escritura y lectura en las colas de resultados.
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fifo32x09_w : out std_logic;
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fifo32x09_w : out std_logic;
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fifo32x23_w,fifo32x09_r : out std_logic;
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fifo32x23_w,fifo32x09_r : out std_logic;
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fifo32x23_r : out std_logic;
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fifo32x23_r : out std_logic;
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resf_vector : in std_logic_vector(3 downto 0); --! Entradas de la señal de full de las colas de resultados.
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resf_vector : in std_logic_vector(3 downto 0); --! Entradas de la señal de full de las colas de resultados.
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resf_event : out std_logic; --! Salida decodificada que indica que la cola de resultados de la operación que está en curso.
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resf_event : out std_logic; --! Salida decodificada que indica que la cola de resultados de la operación que está en curso.
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resultoutput : out std_logic_vector ((08*width)-1 downto 0) --! 8 salidas de resultados, pues lo máximo que podrá calcularse por cada clock son 2 vectores.
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resultoutput : out std_logic_vector ((08*floatwidth)-1 downto 0) --! 8 salidas de resultados, pues lo máximo que podrá calcularse por cada clock son 2 vectores.
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);
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);
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end component;
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end component;
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--! Bloque Aritmetico de Sumadores y Multiplicadores (madd)
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--! Bloque Aritmetico de Sumadores y Multiplicadores (madd)
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component arithblock
|
component arithblock
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port (
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port (
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