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Line 23... |
library ieee;
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library ieee;
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use ieee.std_logic_1164.all;
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use ieee.std_logic_1164.all;
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use work.arithpack.all;
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use work.arithpack.all;
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entity dpc is
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entity dpc is
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generic (
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width : integer := 32
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--!external_readable_widthad : integer := integer(ceil(log(real(external_readable_blocks),2.0))))
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);
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port (
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port (
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clk,rst : in std_logic;
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clk,rst : in std_logic;
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paraminput : in std_logic_vector ((12*width)-1 downto 0); --! Vectores A,B,C,D
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paraminput : in std_logic_vector ((12*floatwidth)-1 downto 0); --! Vectores A,B,C,D
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prd32blko : in std_logic_vector ((06*width)-1 downto 0); --! Salidas de los 6 multiplicadores.
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prd32blko : in std_logic_vector ((06*floatwidth)-1 downto 0); --! Salidas de los 6 multiplicadores.
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add32blko : in std_logic_vector ((04*width)-1 downto 0); --! Salidas de los 4 sumadores.
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add32blko : in std_logic_vector ((04*floatwidth)-1 downto 0); --! Salidas de los 4 sumadores.
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sqr32blko,inv32blko : in std_logic_vector (width-1 downto 0); --! Salidas de la raiz cuadradas y el inversor.
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sqr32blko,inv32blko : in std_logic_vector (floatwidth-1 downto 0); --! Salidas de la raiz cuadradas y el inversor.
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fifo32x23_q : in std_logic_vector (03*width-1 downto 0); --! Salida de la cola intermedia.
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fifo32x23_q : in std_logic_vector (03*floatwidth-1 downto 0); --! Salida de la cola intermedia.
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fifo32x09_q : in std_logic_vector (02*width-1 downto 0); --! Salida de las colas de producto punto.
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fifo32x09_q : in std_logic_vector (02*floatwidth-1 downto 0); --! Salida de las colas de producto punto.
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unary,crossprod,addsub : in std_logic; --! Bit con el identificador del bloque AB vs CD e identificador del sub bloque (A/B) o (C/D).
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unary,crossprod,addsub : in std_logic; --! Bit con el identificador del bloque AB vs CD e identificador del sub bloque (A/B) o (C/D).
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sync_chain_0 : in std_logic; --! Señal de dato valido que se va por toda la cadena de sincronizacion.
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sync_chain_0 : in std_logic; --! Señal de dato valido que se va por toda la cadena de sincronizacion.
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eoi_int : in std_logic; --! Sennal de interrupción de final de instrucción.
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eoi_int : in std_logic; --! Señal de interrupción de final de instrucción.
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eoi_demuxed_int : out std_logic_vector (3 downto 0); --! Señal de interrupción de final de instrucción pero esta vez va asociada a la instruccón UCA.
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eoi_demuxed_int : out std_logic_vector (3 downto 0); --! Señal de interrupción de final de instrucción pero esta vez va asociada a la instruccón UCA.
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sqr32blki,inv32blki : out std_logic_vector (width-1 downto 0); --! Salidas de las 2 raices cuadradas y los 2 inversores.
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sqr32blki,inv32blki : out std_logic_vector (floatwidth-1 downto 0); --! Salidas de las 2 raices cuadradas y los 2 inversores.
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fifo32x26_d : out std_logic_vector (03*width-1 downto 0); --! Entrada a la cola intermedia para la normalización.
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fifo32x26_d : out std_logic_vector (03*floatwidth-1 downto 0); --! Entrada a la cola intermedia para la normalización.
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fifo32x09_d : out std_logic_vector (02*width-1 downto 0); --! Entrada a las colas intermedias del producto punto.
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fifo32x09_d : out std_logic_vector (02*floatwidth-1 downto 0); --! Entrada a las colas intermedias del producto punto.
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prd32blki : out std_logic_vector ((12*width)-1 downto 0); --! Entrada de los 12 factores en el bloque de multiplicación respectivamente.
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prd32blki : out std_logic_vector ((12*floatwidth)-1 downto 0); --! Entrada de los 12 factores en el bloque de multiplicación respectivamente.
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add32blki : out std_logic_vector ((08*width)-1 downto 0); --! Entrada de los 8 sumandos del bloque de 4 sumadores.
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add32blki : out std_logic_vector ((08*floatwidth)-1 downto 0); --! Entrada de los 8 sumandos del bloque de 4 sumadores.
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resw : out std_logic_vector (4 downto 0); --! Salidas de escritura y lectura en las colas de resultados.
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resw : out std_logic_vector (4 downto 0); --! Salidas de escritura y lectura en las colas de resultados.
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fifo32x09_w : out std_logic;
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fifo32x09_w : out std_logic;
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fifo32x23_w,fifo32x09_r : out std_logic;
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fifo32x23_w,fifo32x09_r : out std_logic;
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fifo32x23_r : out std_logic;
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fifo32x23_r : out std_logic;
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resf_vector : in std_logic_vector (3 downto 0); --! Entradas de la señal de full de las colas de resultados.
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resf_vector : in std_logic_vector (3 downto 0); --! Entradas de la señal de full de las colas de resultados.
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resf_event : out std_logic; --! Salida decodificada que indica que la cola de resultados de la operación que está en curso.
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resf_event : out std_logic; --! Salida decodificada que indica que la cola de resultados de la operación que está en curso.
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resultoutput : out std_logic_vector ((08*width)-1 downto 0) --! 8 salidas de resultados, pues lo máximo que podrá calcularse por cada clock son 2 vectores.
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resultoutput : out std_logic_vector ((08*floatwidth)-1 downto 0) --! 8 salidas de resultados, pues lo máximo que podrá calcularse por cada clock son 2 vectores.
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);
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);
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end dpc;
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end dpc;
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architecture dpc_arch of dpc is
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architecture dpc_arch of dpc is
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Line 67... |
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constant dpfifoab : integer := 00;
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constant dpfifoab : integer := 00;
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constant dpfifocd : integer := 01;
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constant dpfifocd : integer := 01;
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type vectorblock12 is array (11 downto 0) of std_logic_vector(width-1 downto 0);
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type vectorblock08 is array (07 downto 0) of std_logic_vector(width-1 downto 0);
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type vectorblock06 is array (05 downto 0) of std_logic_vector(width-1 downto 0);
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type vectorblock04 is array (03 downto 0) of std_logic_vector(width-1 downto 0);
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type vectorblock03 is array (02 downto 0) of std_logic_vector(width-1 downto 0);
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type vectorblock02 is array (01 downto 0) of std_logic_vector(width-1 downto 0);
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signal sparaminput,sfactor : vectorblock12;
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signal sparaminput,sfactor : vectorblock12;
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signal ssumando,sresult : vectorblock08;
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signal ssumando,sresult : vectorblock08;
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signal sprd32blk : vectorblock06;
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signal sprd32blk : vectorblock06;
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signal sadd32blk : vectorblock04;
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signal sadd32blk : vectorblock04;
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signal snormfifo_q,snormfifo_d : vectorblock03;
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signal snormfifo_q,snormfifo_d : vectorblock03;
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signal sdpfifo_q : vectorblock02;
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signal sdpfifo_q : vectorblock02;
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signal ssqr32blk,sinv32blk : std_logic_vector(width-1 downto 0);
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signal ssqr32blk,sinv32blk : std_logic_vector(floatwidth-1 downto 0);
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signal ssync_chain : std_logic_vector(28 downto 0);
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signal ssync_chain : std_logic_vector(28 downto 0);
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signal ssync_chain_d : std_logic;
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signal ssync_chain_d : std_logic;
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signal sres567w,sres123w,sres2w : std_logic;
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signal sres567w,sres123w,sres2w : std_logic;
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signal sres0w,sres4w : std_logic;
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signal sres0w,sres4w : std_logic;
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signal sres567f,sres123f : std_logic; --! Entradas de la señal de full de las colas de resultados.
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signal sres567f,sres123f : std_logic; --! Entradas de la señal de full de las colas de resultados.
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--! El siguiente código sirve para conectar arreglos a señales std_logic_1164, simplemente son abstracciones a nivel de código y no representará cambios en la síntesis.
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--! El siguiente código sirve para conectar arreglos a señales std_logic_1164, simplemente son abstracciones a nivel de código y no representará cambios en la síntesis.
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stuff12:
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stuff12:
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for i in 11 downto 0 generate
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for i in 11 downto 0 generate
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sparaminput(i) <= paraminput(i*width+width-1 downto i*width);
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sparaminput(i) <= paraminput(i*floatwidth+floatwidth-1 downto i*floatwidth);
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prd32blki(i*width+width-1 downto i*width) <= sfactor(i);
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prd32blki(i*floatwidth+floatwidth-1 downto i*floatwidth) <= sfactor(i);
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end generate stuff12;
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end generate stuff12;
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stuff08:
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stuff08:
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for i in 07 downto 0 generate
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for i in 07 downto 0 generate
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add32blki(i*width+width-1 downto i*width) <= ssumando(i);
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add32blki(i*floatwidth+floatwidth-1 downto i*floatwidth) <= ssumando(i);
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resultoutput(i*width+width-1 downto i*width) <= sresult(i);
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resultoutput(i*floatwidth+floatwidth-1 downto i*floatwidth) <= sresult(i);
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end generate stuff08;
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end generate stuff08;
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stuff04:
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stuff04:
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for i in 02 downto 1 generate
|
for i in 02 downto 1 generate
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sadd32blk(i) <= add32blko(i*width+width-1 downto i*width);
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sadd32blk(i) <= add32blko(i*floatwidth+floatwidth-1 downto i*floatwidth);
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end generate stuff04;
|
end generate stuff04;
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stuff03:
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stuff03:
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for i in 02 downto 0 generate
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for i in 02 downto 0 generate
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snormfifo_q(i) <= fifo32x23_q(i*width+width-1 downto i*width);
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snormfifo_q(i) <= fifo32x23_q(i*floatwidth+floatwidth-1 downto i*floatwidth);
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fifo32x26_d(i*width+width-1 downto i*width) <= snormfifo_d(i);
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fifo32x26_d(i*floatwidth+floatwidth-1 downto i*floatwidth) <= snormfifo_d(i);
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end generate stuff03;
|
end generate stuff03;
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stuff02:
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stuff02:
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for i in 01 downto 0 generate
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for i in 01 downto 0 generate
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sdpfifo_q(i) <= fifo32x09_q(i*width+width-1 downto i*width);
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sdpfifo_q(i) <= fifo32x09_q(i*floatwidth+floatwidth-1 downto i*floatwidth);
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end generate stuff02;
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end generate stuff02;
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--! El siguiente código sirve para conectar arreglos a señales std_logic_1164, son abstracciones de código también, sin embargo se realizan a través de registros.
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--! El siguiente código sirve para conectar arreglos a señales std_logic_1164, son abstracciones de código también, sin embargo se realizan a través de registros.
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register_products_outputs:
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register_products_outputs:
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process (clk)
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process (clk)
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begin
|
begin
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if clk'event and clk='1' then
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if clk'event and clk='1' then
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for i in 05 downto 0 loop
|
for i in 05 downto 0 loop
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sprd32blk(i) <= prd32blko(i*width+width-1 downto i*width);
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sprd32blk(i) <= prd32blko(i*floatwidth+floatwidth-1 downto i*floatwidth);
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end loop;
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end loop;
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end if;
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end if;
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end process;
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end process;
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--! Los productos del multiplicador 2 y 3, ya registrados dentro de dpc van a la cola intermedia del producto punto (fifo32x09_d)
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--! Los productos del multiplicador 2 y 3, ya registrados dentro de dpc van a la cola intermedia del producto punto (fifo32x09_d)
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--! Los unicos resultados de sumandos que de nuevo entran al DataPathControl (observar la pestaña del documento de excel)
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--! Los unicos resultados de sumandos que de nuevo entran al DataPathControl (observar la pestaña del documento de excel)
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fifo32x09_d <= sprd32blk(p3)&sprd32blk(p2);
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fifo32x09_d <= sprd32blk(p3)&sprd32blk(p2);
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register_adder0_and_inversor_output:
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register_adder0_and_inversor_output:
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process (clk)
|
process (clk)
|
begin
|
begin
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if clk'event and clk='1' then
|
if clk'event and clk='1' then
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sadd32blk(a0) <= add32blko(a0*width+width-1 downto a0*width);
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sadd32blk(a0) <= add32blko(a0*floatwidth+floatwidth-1 downto a0*floatwidth);
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sadd32blk(aa) <= add32blko(aa*width+width-1 downto aa*width);
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sadd32blk(aa) <= add32blko(aa*floatwidth+floatwidth-1 downto aa*floatwidth);
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sinv32blk <= inv32blko;
|
sinv32blk <= inv32blko;
|
end if;
|
end if;
|
end process;
|
end process;
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