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Line 1... |
--! @file sm.vhd
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--! @file sm.vhd
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--! @brief Maquina de Estados. Controla la operación interna y genera los mecanismos de sincronización con el exterior (interrupciones).
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--! @brief Maquina de Estados. Controla la operación interna y genera los mecanismos de sincronización con el exterior (interrupciones).
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--! @author Julián Andrés Guarín Reyes
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--! @author Julián Andrés Guarín Reyes
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-- RAYTRAC
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-- RAYTRAC
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-- Author Julian Andres Guarin
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-- Author Julian Andres Guarin
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-- sm.vhd
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-- sm.vhd
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| Line 30... |
Line 30... |
entity sm is
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entity sm is
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port (
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port (
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--! Señales normales de secuencia.
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--! Señales normales de secuencia.
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clk,rst: in std_logic;
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clk,rst: in std_logic;
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--! Vector con las instrucción codficada
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--! Vector con las instrucción codficada
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instrQq:in std_logic_vector(floatwidth-1 downto 0);
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instrQq:in std_logic_vector(floatwidth-1 downto 0);
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--! Señal de cola vacia.
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--! Señal de cola vacia.
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instrQ_empty:in std_logic;
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instrQ_empty:in std_logic;
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adda,addb:out std_logic_vector (widthadmemblock-1 downto 0);
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adda,addb:out std_logic_vector (widthadmemblock-1 downto 0);
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sync_chain_0,instrRdAckd:out std_logic;
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sync_chain_0,instrRdAckd:out std_logic;
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| Line 59... |
Line 59... |
end entity;
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end entity;
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architecture sm_arch of sm is
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architecture sm_arch of sm is
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--! LOAD_INSTRUCTION: Estado en el que se espera que en la cola de instrucciones haya una instrucción para ejecutar.
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--! LOAD_INSTRUCTION: Estado en el que se espera que en la cola de instrucciones haya una instrucción para ejecutar.
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--! EXECUTE_INSTRUCTION: Estado en el que se ejecuta la instrucción de la cola de instrucciones.
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--! EXECUTE_INSTRUCTION: Estado en el que se ejecuta la instrucción de la cola de instrucciones.
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--! FLUSH_ARITH_PIPELINE: Estado en el que se espera un número específico de ciclos de reloj, para que se desocupe el pipeline aritmético.
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--! FLUSH_ARITH_PIPELINE: Estado en el que se espera un número específico de ciclos de reloj, para que se desocupe el pipeline aritmético.
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signal s_state : macState;
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signal s_state : macState;
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| Line 89... |
Line 89... |
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begin
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begin
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state <= s_state;
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state <= s_state;
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--! Código UCA, pero en la etapa DPC: La diferencia es que UCA en la etapa DPC, decodifica el datapath dentro del pipeline aritmético.
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--! Código UCA, pero en la etapa DPC: La diferencia es que UCA en la etapa DPC, decodifica el datapath dentro del pipeline aritmético.
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dpc_uca <= s_dpc_uca;
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dpc_uca <= s_dpc_uca;
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--! Bloques asignados en la instrucci´øn
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--! Bloques asignados en la instrucci´øn
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s_block_start_a <= instrQq(floatwidth-4 downto floatwidth-8);
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s_block_start_a <= instrQq(floatwidth-4 downto floatwidth-8);
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s_block_end_a <= instrQq(floatwidth-9 downto floatwidth-13);
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s_block_end_a <= instrQq(floatwidth-9 downto floatwidth-13);
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s_block_start_b <= instrQq(floatwidth-14 downto floatwidth-18);
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s_block_start_b <= instrQq(floatwidth-14 downto floatwidth-18);
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s_block_end_b <= instrQq(floatwidth-19 downto floatwidth-23);
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s_block_end_b <= instrQq(floatwidth-19 downto floatwidth-23);
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--! Campo que define si la instrucción es combinatoria
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--! Campo que define si la instrucción es combinatoria
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s_combinatory <= instrQq(floatwidth-24);
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s_combinatory <= instrQq(floatwidth-24);
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--! Campo que define cuantos clocks debe esperar el sistema, despues de que se ejecuta una instrucción, para que el pipeline aritmético quede vacio.
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--! Campo que define cuantos clocks debe esperar el sistema, despues de que se ejecuta una instrucción, para que el pipeline aritmético quede vacio.
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s_delay_field <= instrQq(floatwidth-25 downto floatwidth-32);
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s_delay_field <= instrQq(floatwidth-25 downto floatwidth-32);
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--! UCA code, código con la instrucción a ejecutar.
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--! UCA code, código con la instrucción a ejecutar.
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s_instr_uca <= instrQq(31 downto 29);
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s_instr_uca <= instrQq(31 downto 29);
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--! Address Counters
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--! Address Counters
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--!TBXINSTANCESTART
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--!TBXINSTANCESTART
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counterA:customCounter
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counterA:customCounter
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| Line 198... |
Line 198... |
end if;
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end if;
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--!Señal de play/pause del contador del arithmetic pipeline flush counter.
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--!Señal de play/pause del contador del arithmetic pipeline flush counter.
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s_go_delay <= not(s_zeroFlag_delay);
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s_go_delay <= not(s_zeroFlag_delay);
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--! Si estamos en el final de la instrucción, "descargamos" esta de la máquina de estados con acknowledge read.
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--! Si estamos en el final de la instrucción, "descargamos" esta de la máquina de estados con acknowledge read.
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if s_eb_b='1' and s_eq_b='1' and s_eb_a='1' and s_eq_a='1' and s_state=EXECUTE_INSTRUCTION then
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if s_eb_b='1' and s_eq_b='1' and s_eb_a='1' and s_eq_a='1' and s_state=EXECUTE_INSTRUCTION then
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instrRdAckd <= '1';
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instrRdAckd <= '1';
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else
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else
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instrRdAckd <= '0';
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instrRdAckd <= '0';
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end if;
|
end if;
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| Line 238... |
Line 238... |
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elsif clk='1' and clk'event then
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elsif clk='1' and clk'event then
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case s_state is
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case s_state is
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--! Cargar la siguiente instrucción.
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--! Cargar la siguiente instrucción.
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when LOAD_INSTRUCTION =>
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when LOAD_INSTRUCTION =>
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eoi <= '0';
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eoi <= '0';
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if instrQ_empty='0' and full_r='0' then
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if instrQ_empty='0' and full_r='0' then
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--! Siguiente estado: Ejecutar la instrucción.
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--! Siguiente estado: Ejecutar la instrucción.
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s_state <= EXECUTE_INSTRUCTION;
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s_state <= EXECUTE_INSTRUCTION;
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--! Asignar el código UCA para que comience la decodificación.
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--! Asignar el código UCA para que comience la decodificación.
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s_dpc_uca <= s_instr_uca;
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s_dpc_uca <= s_instr_uca;
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|
--! Validar el siguiente dato dentro del pipeline aritmético.
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--! Validar el siguiente dato dentro del pipeline aritmético.
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sync_chain_0 <= '1';
|
sync_chain_0 <= '1';
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|
--! En el estado EXECUTE, el valor del contador de delay se debe mantener fijo, y puesto en el valor de delay que contiene la instruccion.
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--! En el estado EXECUTE, el valor del contador de delay se debe mantener fijo, y puesto en el valor de delay que contiene la instruccion.
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s_set_dly <= '1';
|
s_set_dly <= '1';
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end if;
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end if;
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|
--! Ejecución de la instruccion
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--! Ejecución de la instruccion
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when EXECUTE_INSTRUCTION =>
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when EXECUTE_INSTRUCTION =>
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if s_eb_b='1'and s_eq_b='1' and s_eb_a='1' and s_eq_a='1' then --! Revisar si es el fin de la instruccion
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if s_eb_b='1'and s_eq_b='1' and s_eb_a='1' and s_eq_a='1' then --! Revisar si es el fin de la instruccion
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--!Ya no ingresaran mas datos al pipeline aritmético, invalidar.
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--!Ya no ingresaran mas datos al pipeline aritmético, invalidar.
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sync_chain_0 <= '0';
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sync_chain_0 <= '0';
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if s_zeroFlag_delay='1' then
|
if s_zeroFlag_delay='1' then
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--! Notificar fin de procesamiento de la instruccion (End Of Instruction)
|
--! Notificar fin de procesamiento de la instruccion (End Of Instruction)
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| Line 286... |
Line 286... |
s_state <= FLUSH_ARITH_PIPELINE;
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s_state <= FLUSH_ARITH_PIPELINE;
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s_set_dly <= '0';
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s_set_dly <= '0';
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end if;
|
end if;
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--! Invalidar/validar datos dentro del pipeline aritmético.
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--! Invalidar/validar datos dentro del pipeline aritmético.
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elsif s_eb_b='1' and full_r='1' then
|
elsif s_eb_b='1' and full_r='1' then
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--! Invalidar el siguiente dato dentro del pipeline aritmético.
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--! Invalidar el siguiente dato dentro del pipeline aritmético.
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sync_chain_0 <= '0';
|
sync_chain_0 <= '0';
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else
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else
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sync_chain_0 <= '1';
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sync_chain_0 <= '1';
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end if;
|
end if;
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--! Ejecución de la instrucción
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--! Ejecución de la instrucción
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when FLUSH_ARITH_PIPELINE =>
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when FLUSH_ARITH_PIPELINE =>
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--! Este estado permanece así hasta que, haya una instrucción
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--! Este estado permanece así hasta que, haya una instrucción
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if s_zeroFlag_delay='1' then
|
if s_zeroFlag_delay='1' then
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--! Notificar fin de procesamiento de la instruccion (End Of Instruction)
|
--! Notificar fin de procesamiento de la instruccion (End Of Instruction)
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eoi <= '1';
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eoi <= '1';
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s_state <= LOAD_INSTRUCTION;
|
s_state <= LOAD_INSTRUCTION;
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