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Line 36... |
sqr32blko,inv32blko : in std_logic_vector (width-1 downto 0); --! Salidas de la raiz cuadradas y el inversor.
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sqr32blko,inv32blko : in std_logic_vector (width-1 downto 0); --! Salidas de la raiz cuadradas y el inversor.
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fifo32x23_q : in std_logic_vector (03*width-1 downto 0); --! Salida de la cola intermedia.
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fifo32x23_q : in std_logic_vector (03*width-1 downto 0); --! Salida de la cola intermedia.
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fifo32x09_q : in std_logic_vector (02*width-1 downto 0); --! Salida de las colas de producto punto.
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fifo32x09_q : in std_logic_vector (02*width-1 downto 0); --! Salida de las colas de producto punto.
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unary,crossprod,addsub : in std_logic; --! Bit con el identificador del bloque AB vs CD e identificador del sub bloque (A/B) o (C/D).
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unary,crossprod,addsub : in std_logic; --! Bit con el identificador del bloque AB vs CD e identificador del sub bloque (A/B) o (C/D).
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sync_chain_0 : in std_logic; --! Señal de dato valido que se va por toda la cadena de sincronizacion.
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sync_chain_0 : in std_logic; --! Señal de dato valido que se va por toda la cadena de sincronizacion.
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eoi_int : in std_logic; --! Sennal de interrupción de final de instrucción.
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eoi_demuxed_int : out std_logic_vector (3 downto 0); --! Señal de interrupción de final de instrucción pero esta vez va asociada a la instruccón UCA.
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sqr32blki,inv32blki : out std_logic_vector (width-1 downto 0); --! Salidas de las 2 raices cuadradas y los 2 inversores.
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sqr32blki,inv32blki : out std_logic_vector (width-1 downto 0); --! Salidas de las 2 raices cuadradas y los 2 inversores.
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fifo32x26_d : out std_logic_vector (03*width-1 downto 0); --! Entrada a la cola intermedia para la normalización.
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fifo32x26_d : out std_logic_vector (03*width-1 downto 0); --! Entrada a la cola intermedia para la normalización.
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fifo32x09_d : out std_logic_vector (02*width-1 downto 0); --! Entrada a las colas intermedias del producto punto.
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fifo32x09_d : out std_logic_vector (02*width-1 downto 0); --! Entrada a las colas intermedias del producto punto.
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prd32blki : out std_logic_vector ((12*width)-1 downto 0); --! Entrada de los 12 factores en el bloque de multiplicación respectivamente.
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prd32blki : out std_logic_vector ((12*width)-1 downto 0); --! Entrada de los 12 factores en el bloque de multiplicación respectivamente.
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add32blki : out std_logic_vector ((08*width)-1 downto 0); --! Entrada de los 8 sumandos del bloque de 4 sumadores.
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add32blki : out std_logic_vector ((08*width)-1 downto 0); --! Entrada de los 8 sumandos del bloque de 4 sumadores.
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res0w,res4w,fifo32x09_w : out std_logic;
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res0w,res4w,fifo32x09_w : out std_logic;
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fifo32x23_w,fifo32x09_r : out std_logic;
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fifo32x23_w,fifo32x09_r : out std_logic;
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fifo32x23_r : out std_logic;
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fifo32x23_r : out std_logic;
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res567f,res13f : in std_logic; --! Entradas de la señal de full de las colas de resultados.
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res567f,res13f : in std_logic; --! Entradas de la señal de full de las colas de resultados.
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res2f,res0f : in std_logic;
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res2f,res0f : in std_logic;
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resf : out std_logic; --! Salida decodificada que indica que la cola de resultados de la operación está en curso.
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resf : out std_logic; --! Salida decodificada que indica que la cola de resultados de la operación que está en curso.
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resultoutput : out std_logic_vector ((08*width)-1 downto 0) --! 8 salidas de resultados, pues lo máximo que podrá calcularse por cada clock son 2 vectores.
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resultoutput : out std_logic_vector ((08*width)-1 downto 0) --! 8 salidas de resultados, pues lo máximo que podrá calcularse por cada clock son 2 vectores.
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);
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);
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end dpc;
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end dpc;
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architecture dpc_arch of dpc is
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architecture dpc_arch of dpc is
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--!El siguiente proceso conecta la señal de cola "casi llena", de la cola que corresponde al resultado de la operación indicada por los bit UCA (Unary, Crossprod, Addsub).
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--!El siguiente proceso conecta la señal de cola "casi llena", de la cola que corresponde al resultado de la operación indicada por los bit UCA (Unary, Crossprod, Addsub).
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fullQ:process(res0f,res13f,res2f,res567f,unary,crossprod,addsub)
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fullQ:process(res0f,res13f,res2f,res567f,unary,crossprod,addsub)
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begin
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begin
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if unary='0' then
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if unary='0' then
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if crossprod='1' or addsub='1' then
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if crossprod='1' or addsub='1' then
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eoi_demuxed_int <= "00"&eoi_int&'0';
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resf <= res13f;
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resf <= res13f;
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else
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else
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eoi_demuxed_int <= '0'&eoi_int&"00";
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resf <= res2f;
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resf <= res2f;
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end if;
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end if;
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elsif crossprod='1' or addsub='1' then
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elsif crossprod='1' or addsub='1' then
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eoi_demuxed_int <= eoi_int&"000";
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resf <= res567f;
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resf <= res567f;
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else
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else
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eoi_demuxed_int <= "000"&eoi_int;
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resf <= res0f;
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resf <= res0f;
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end if;
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end if;
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end process;
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end process;
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--! Decodificación del Datapath.
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--! Decodificación del Datapath.
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