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Line 47... |
add32blki : out std_logic_vector ((08*width)-1 downto 0); --! Entrada de los 8 sumandos del bloque de 4 sumadores.
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add32blki : out std_logic_vector ((08*width)-1 downto 0); --! Entrada de los 8 sumandos del bloque de 4 sumadores.
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resw : out std_logic_vector (4 downto 0); --! Salidas de escritura y lectura en las colas de resultados.
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resw : out std_logic_vector (4 downto 0); --! Salidas de escritura y lectura en las colas de resultados.
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fifo32x09_w : out std_logic;
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fifo32x09_w : out std_logic;
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fifo32x23_w,fifo32x09_r : out std_logic;
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fifo32x23_w,fifo32x09_r : out std_logic;
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fifo32x23_r : out std_logic;
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fifo32x23_r : out std_logic;
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res567f,res13f : in std_logic; --! Entradas de la señal de full de las colas de resultados.
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resf_vector : in std_logic_vector (3 downto 0); --! Entradas de la señal de full de las colas de resultados.
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res2f,res0f : in std_logic;
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resf_event : out std_logic; --! Salida decodificada que indica que la cola de resultados de la operación que está en curso.
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resf : out std_logic; --! Salida decodificada que indica que la cola de resultados de la operación que está en curso.
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resultoutput : out std_logic_vector ((08*width)-1 downto 0) --! 8 salidas de resultados, pues lo máximo que podrá calcularse por cada clock son 2 vectores.
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resultoutput : out std_logic_vector ((08*width)-1 downto 0) --! 8 salidas de resultados, pues lo máximo que podrá calcularse por cada clock son 2 vectores.
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);
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);
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end dpc;
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end dpc;
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architecture dpc_arch of dpc is
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architecture dpc_arch of dpc is
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Line 89... |
signal ssqr32blk,sinv32blk : std_logic_vector(width-1 downto 0);
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signal ssqr32blk,sinv32blk : std_logic_vector(width-1 downto 0);
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signal ssync_chain : std_logic_vector(28 downto 0);
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signal ssync_chain : std_logic_vector(28 downto 0);
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signal ssync_chain_d : std_logic;
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signal ssync_chain_d : std_logic;
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signal sres567w,sres123w,sres2w : std_logic;
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signal sres567w,sres123w,sres2w : std_logic;
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signal sres0w,sres4w : std_logic;
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signal sres0w,sres4w : std_logic;
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signal sres567f,sres123f : std_logic; --! Entradas de la señal de full de las colas de resultados.
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signal sres24f,sres0f : std_logic;
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constant rstMasterValue : std_logic := '0';
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constant rstMasterValue : std_logic := '0';
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begin
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begin
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Line 229... |
--! Conectar las entradas del sumador a, a la salida
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--! Conectar las entradas del sumador a, a la salida
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ssumando(s6) <= sadd32blk(a2);
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ssumando(s6) <= sadd32blk(a2);
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ssumando(s7) <= sdpfifo_q(dpfifocd);
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ssumando(s7) <= sdpfifo_q(dpfifocd);
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--!El siguiente proceso conecta la señal de cola "casi llena", de la cola que corresponde al resultado de la operación indicada por los bit UCA (Unary, Crossprod, Addsub).
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--!El siguiente proceso conecta la señal de cola "casi llena", de la cola que corresponde al resultado de la operación indicada por los bit UCA (Unary, Crossprod, Addsub).
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fullQ:process(res0f,res13f,res2f,res567f,unary,crossprod,addsub)
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sres0f <= resf_vector(0);
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sres123f <= resf_vector(1);
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sres24f <= resf_vector(2);
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sres567f <= resf_vector(3);
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fullQ:process(sres0f,sres123f,sres24f,sres567f,unary,crossprod,addsub,eoi_int)
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begin
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begin
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if unary='0' then
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if unary='0' then
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if crossprod='1' or addsub='1' then
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if crossprod='1' or addsub='1' then
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eoi_demuxed_int <= "00"&eoi_int&'0';
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eoi_demuxed_int <= "00"&eoi_int&'0';
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resf <= res13f;
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resf_event <= sres123f;
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else
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else
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eoi_demuxed_int <= '0'&eoi_int&"00";
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eoi_demuxed_int <= '0'&eoi_int&"00";
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resf <= res2f;
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resf_event <= sres24f;
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end if;
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end if;
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elsif crossprod='1' or addsub='1' then
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elsif crossprod='1' or addsub='1' then
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eoi_demuxed_int <= eoi_int&"000";
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eoi_demuxed_int <= eoi_int&"000";
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resf <= res567f;
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resf_event <= sres567f;
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else
|
else
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eoi_demuxed_int <= "000"&eoi_int;
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eoi_demuxed_int <= "000"&eoi_int;
|
resf <= res0f;
|
resf_event <= sres0f;
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end if;
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end if;
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end process;
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end process;
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--! Decodificación del Datapath.
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--! Decodificación del Datapath.
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mul:process(unary,addsub,crossprod,sparaminput,sinv32blk,sprd32blk,sadd32blk,sdpfifo_q,snormfifo_q)
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mul:process(unary,addsub,crossprod,sparaminput,sinv32blk,sprd32blk,sadd32blk,sdpfifo_q,snormfifo_q)
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