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--! Biblioteca de definicion de senales y tipos estandares, comportamiento de operadores aritmeticos y logicos.
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--! Biblioteca de definicion de senales y tipos estandares, comportamiento de operadores aritmeticos y logicos.
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library ieee;
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library ieee;
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--! Paquete de definicion estandard de logica.
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--! Paquete de definicion estandard de logica.
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use ieee.std_logic_1164.all;
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use ieee.std_logic_1164.all;
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--use ieee.std_logic_unsigned.conv_integer;
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--! Biblioteca de definicion de memorias de altera
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--! Biblioteca de definicion de memorias de altera
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library altera_mf;
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library altera_mf;
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--! Paquete para manejar memorias internas tipo M9K
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--! Paquete para manejar memorias internas tipo M9K
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use altera_mf.all;
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use altera_mf.all;
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--! Biblioteca de modulos parametrizados.
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--! Biblioteca de modulos parametrizados.
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library lpm;
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library lpm;
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use lpm.all;
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use lpm.all;
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--! Package de entrada y salida de texto.
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use std.textio.all;
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--! Package con las definiciones de constantes y entidades, que conformaran el Rt Engine. Tambien con algunas descripciones para realizar test bench.
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--! Package con las definiciones de constantes y entidades, que conformaran el Rt Engine. Tambien con algunas descripciones para realizar test bench.
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--! En general el package cuenta con entidades para instanciar, multiplicadores, sumadores/restadores y un decodificador de operaciones.
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--! En general el package cuenta con entidades para instanciar, multiplicadores, sumadores/restadores y un decodificador de operaciones.
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package arithpack is
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package arithpack is
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Line 51... |
type tbState is (abcd,axb,cxd,stop);
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type tbState is (abcd,axb,cxd,stop);
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--! Constante con el nivel l—gico de reset.
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--! Constante con el nivel l—gico de reset.
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constant rstMasterValue : std_logic := '1';
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constant rstMasterValue : std_logic := '1';
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--! Constante: periodo del reloj;
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constant tclk : time := 20 ns;
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constant tclk2: time := tclk/2;
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constant tclk4: time := tclk/4;
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--! Generacion de Clock y de Reset.
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--! Generacion de Clock y de Reset.
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component clock_gen
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component clock_gen
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generic (tclk : time := 20 ns);
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generic (tclk : time := tclk);
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port (clk,rst : out std_logic);
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port (clk,rst : out std_logic);
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end component;
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end component;
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--! Ray Trac: Implementacion del Rt Engine
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--! Ray Trac: Implementacion del Rt Engine
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component raytrac
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component raytrac
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Line 195... |
result : out std_logic_vector (width-1 downto 0);
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result : out std_logic_vector (width-1 downto 0);
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cout : out std_logic
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cout : out std_logic
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);
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);
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end component;
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end component;
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procedure hexwrite_0(l:inout line; h: in std_logic_vector);
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end package;
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end package;
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No newline at end of file
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No newline at end of file
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package body arithpack is
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--! Funciones utilitarias, relacionadas sobre todo con el testbench
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constant hexchars : string (1 to 16) := "0123456789ABCDEF";
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procedure hexwrite_0(l:inout line;h:in std_logic_vector) is
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variable index_high,index_low,acc : integer;
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begin
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for i in (h'high)/4 downto 0 loop
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index_low:=i*4;
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if (index_low+3)>h'high then
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index_high := h'high;
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else
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index_high := i*4+3;
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end if;
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write(l,hexchars(1+ieee.std_logic_unsigned.conv_integer(h(index_high downto index_low))));
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end loop;
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end procedure;
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end package body arithpack;
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No newline at end of file
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No newline at end of file
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