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--! Las entradas a esta descripción son: los vectores A,B,C,D, las entradas opcode y addcode. Las salidas del decodificador, estarán conectadas a las entradas de los 6 multiplicadores de una entidad uf. Los operandos de los multiplicadores, también conocidos como factores, son las salida m0f0, m0f1 para el multiplicador 1 y así hasta el multiplicador 5. Básicamente lo que opera aquí en esta descripción es un multiplexor, el cual selecciona a través de opcode y addcode qué componentes de los vectores se conectaran a los operandos de los multiplicadores.
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--! Las entradas a esta descripción son: los vectores A,B,C,D, las entradas opcode y addcode. Las salidas del decodificador, estarán conectadas a las entradas de los 6 multiplicadores de una entidad uf. Los operandos de los multiplicadores, también conocidos como factores, son las salida m0f0, m0f1 para el multiplicador 1 y así hasta el multiplicador 5. Básicamente lo que opera aquí en esta descripción es un multiplexor, el cual selecciona a través de opcode y addcode qué componentes de los vectores se conectaran a los operandos de los multiplicadores.
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entity opcoder is
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entity opcoder is
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generic (
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generic (
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fastmux : string:= "NO"
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width : integer := 18;
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structuralDescription : string:= "NO"
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)
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)
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port (
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port (
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Ax,Bx,Cx,Dx,Ay,By,Cy,Dy,Az,Bz,Cz,Dz : in std_logic_vector (17 downto 0);
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Ax,Bx,Cx,Dx,Ay,By,Cy,Dy,Az,Bz,Cz,Dz : in std_logic_vector (width-1 downto 0);
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m0f0,m0f1,m1f0,m1f1,m2f0,m2f1,m3f0,m3f1,m4f0,m4f1,m5f0,m5f1 : out std_logic_vector (17 downto 0);
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m0f0,m0f1,m1f0,m1f1,m2f0,m2f1,m3f0,m3f1,m4f0,m4f1,m5f0,m5f1 : out std_logic_vector (width-1 downto 0);
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opcode,addcode : in std_logic
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opcode,addcode : in std_logic
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);
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);
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end entity;
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end entity;
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--! Por ejemplo para ver la tabla de verdad del m0f0, consultar el registro (línea) m0 y el atributo (columna) f0.\n
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--! Por ejemplo para ver la tabla de verdad del m0f0, consultar el registro (línea) m0 y el atributo (columna) f0.\n
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architecture opcoder_arch of opcoder is
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architecture opcoder_arch of opcoder is
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signal aycy,bzdz,azcz,bydy,bxdx,axcx: std_logic_vector(17 downto 0);
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signal aycy,bzdz,azcz,bydy,bxdx,axcx: std_logic_vector(width-1 downto 0);
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begin
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begin
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--! Proceso que describe las 2 etapas de multiplexores.
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--! Proceso que describe las 2 etapas de multiplexores.
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--! Proceso que describe las 2 etapas de multiplexores. Una corresponde al selector addcode, que selecciona con que operadores realizará la operación producto cruz, es decir, seleccionará si realiza la operación AxB ó CxD. En el caso del producto punto, esta etapa de multiplexación no tendrá repercusión en el resultado de la deocdificación de la operación. La otra etapa utiliza el selector opcode, el cual decide si usa los operandos decodificados en la primera etapa de multiplexores, en el caso de que opcode sea 1, seleccionando la operación producto cruz, o por el contrario seleccionando una decodificación de operadores que lleven a cabo la operación producto punto.
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--! Proceso que describe las 2 etapas de multiplexores. Una corresponde al selector addcode, que selecciona con que operadores realizará la operación producto cruz, es decir, seleccionará si realiza la operación AxB ó CxD. En el caso del producto punto, esta etapa de multiplexación no tendrá repercusión en el resultado de la deocdificación de la operación. La otra etapa utiliza el selector opcode, el cual decide si usa los operandos decodificados en la primera etapa de multiplexores, en el caso de que opcode sea 1, seleccionando la operación producto cruz, o por el contrario seleccionando una decodificación de operadores que lleven a cabo la operación producto punto.
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originalMuxGen:
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originalMuxGen:
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if fastmux="NO" generate
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if behavioralDescription="NO" generate
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procOpcoder:
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procOpcoder:
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process (Ax,Bx,Cx,Dx,Ay,By,Cy,Dy,Az,Bz,Cz,Dz,opcode,addcode)
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process (Ax,Bx,Cx,Dx,Ay,By,Cy,Dy,Az,Bz,Cz,Dz,opcode,addcode)
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variable scoder : std_logic_vector (1 downto 0);
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variable scoder : std_logic_vector (1 downto 0);
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begin
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begin
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scoder := opcode & addcode;
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case (addcode) is
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case (scoder) is
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when "1" =>
|
when "10" =>
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aycy <= Cy;
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m0f0 <= Ay;
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bzdz <= Dz;
|
m0f1 <= Bz;
|
azcz <= Cz;
|
m1f0 <= Az;
|
bydy <= Dy;
|
m1f1 <= By;
|
axcx <= Cx;
|
m2f0 <= Az;
|
bxdx <= Dx;
|
m2f1 <= Bx;
|
when others =>
|
m3f0 <= Ax;
|
aycy <= Ay;
|
m3f1 <= Bz;
|
bzdz <= Bz;
|
m4f0 <= Ax;
|
azcz <= Az;
|
m4f1 <= By;
|
bydy <= By;
|
m5f0 <= Ay;
|
axcx <= Ax;
|
m5f1 <= Bx;
|
bxdx <= Bx;
|
when "11" =>
|
end case;
|
m0f0 <= Cy;
|
case (opcode) is
|
m0f1 <= Dz;
|
when "1" =>
|
m1f0 <= Cz;
|
m0f0 <= aycy;
|
m1f1 <= Dy;
|
m0f1 <= bzdz;
|
m2f0 <= Cz;
|
m1f0 <= azcz;
|
m2f1 <= Dx;
|
m1f1 <= bydy;
|
m3f0 <= Cx;
|
m2f0 <= axcx;
|
m3f1 <= Dz;
|
m2f1 <= bzdz;
|
m4f0 <= Cx;
|
m3f0 <= azcz;
|
m4f1 <= Dy;
|
m3f1 <= bxdx;
|
m5f0 <= Cy;
|
m4f0 <= axcx;
|
m5f1 <= Dx;
|
m4f1 <= bydy;
|
|
m5f0 <= aycy;
|
|
m5f1 <= bxdx;
|
when others =>
|
when others =>
|
m0f0 <= Ax;
|
m0f0 <= Ax;
|
m0f1 <= Bx;
|
m0f1 <= Bx;
|
m1f0 <= Ay;
|
m1f0 <= Ay;
|
m1f1 <= By;
|
m1f1 <= By;
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Line 112... |
m3f1 <= Dx;
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m3f1 <= Dx;
|
m4f0 <= Cy;
|
m4f0 <= Cy;
|
m4f1 <= Dy;
|
m4f1 <= Dy;
|
m5f0 <= Cz;
|
m5f0 <= Cz;
|
m5f1 <= Dz;
|
m5f1 <= Dz;
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end case;
|
end case;
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end process procOpcoder;
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end process procOpcoder;
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end generate originalMuxGen;
|
end generate originalMuxGen;
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fastMuxGen:
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fastMuxGen:
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if fastmux="YES" generate
|
if structuralDescription="YES" generate
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mux0 : fastmux (ay,cy,addcode,aycy);
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mux0 : fastmux (ay,cy,addcode,aycy);
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mux1 : fastmux (bz,dz,addcode,bzdz);
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mux1 : fastmux (bz,dz,addcode,bzdz);
|
mux2 : fastmux (az,cz,addcode,azcz);
|
mux2 : fastmux (az,cz,addcode,azcz);
|
mux3 : fastmux (by,dy,addcode,bydy);
|
mux3 : fastmux (by,dy,addcode,bydy);
|
mux4 : fastmux (bx,dx,addcode,bxdx);
|
mux4 : fastmux (bx,dx,addcode,bxdx);
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