OpenCores
URL https://opencores.org/ocsvn/s1_core/s1_core/trunk

Subversion Repositories s1_core

[/] [s1_core/] [trunk/] [hdl/] [rtl/] [sparc_core/] [lsu_tlbdp.v] - Diff between revs 105 and 113

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Rev 105 Rev 113
Line 16... Line 16... 
// You should have received a copy of the GNU General Public
 
// You should have received a copy of the GNU General Public
 
// License along with this work; if not, write to the Free Software
 
// License along with this work; if not, write to the Free Software
 
// Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301, USA.
 
// Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301, USA.
 
// 
// 
// ========== Copyright Header End ============================================
 
// ========== Copyright Header End ============================================
 
 
 
`ifdef SIMPLY_RISC_TWEAKS
 
 
 
`define SIMPLY_RISC_SCANIN .si(0)
 
 
 
`else
 
 
 
`define SIMPLY_RISC_SCANIN .si()
 
 
 
`endif
 
 
 
 
 
/*
 
`include        "lsu.h"
 
/* ========== Copyright Header Begin ==========================================
 
 
 
*
 
 
 
* OpenSPARC T1 Processor File: lsu.h
 
 
 
* Copyright (c) 2006 Sun Microsystems, Inc.  All Rights Reserved.
 
 
 
* DO NOT ALTER OR REMOVE COPYRIGHT NOTICES.
 
 
 
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* The above named program is free software; you can redistribute it and/or
 
 
 
* modify it under the terms of the GNU General Public
 
 
 
* License version 2 as published by the Free Software Foundation.
 
 
 
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* The above named program is distributed in the hope that it will be
 
 
 
* useful, but WITHOUT ANY WARRANTY; without even the implied warranty of
 
 
 
* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU
 
 
 
* General Public License for more details.
 
 
 
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* You should have received a copy of the GNU General Public
 
 
 
* License along with this work; if not, write to the Free Software
 
 
 
* Foundation, Inc., 51 Franklin St, Fifth Floor, Boston, MA 02110-1301, USA.
 
 
 
*
 
 
 
* ========== Copyright Header End ============================================
 
 
 
*/
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
//`define STB_PCX_WY_HI   107
 
 
 
//`define STB_PCX_WY_LO   106
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
// TLB Tag and Data Format
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
// I-TLB version - lsu_tlb only.
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
// Invalidate Format
 
 
 
//addr<5:4>=00
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
//addr<5:4>=01
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
//addr<5:4>=10
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
//addr<5:4>=11
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
// cpuid - 4b
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
// CPUany, addr<5:4>=00,10
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
// CPUany, addr<5:4>=01,11
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
// CPUany, addr<5:4>=01,11
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
// DTAG parity error Invalidate
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
 
// CPX BINIT STORE
 
 
 
 
 
 
 
 
 
 
 
module lsu_tlbdp(/*AUTOARG*/
 
module lsu_tlbdp(/*AUTOARG*/
 
   // Outputs
 
   // Outputs
 
   so, lsu_tlb_rd_data, tlb_pgnum_buf, tlb_pgnum_buf2,
 
   so, lsu_tlb_rd_data, tlb_pgnum_buf, tlb_pgnum_buf2,
 
   tlb_rd_tte_data_ie_buf, stb_cam_vld, tte_data_parity_error,
 
   tlb_rd_tte_data_ie_buf, stb_cam_vld, tte_data_parity_error,
Line 381... Line 85... 
wire   tlb_rd_tte_data_21_16_sel_buf;
 
wire   tlb_rd_tte_data_21_16_sel_buf;
 
wire   tlb_rd_tte_data_15_13_sel_buf;
 
wire   tlb_rd_tte_data_15_13_sel_buf;
 
wire   lsu_tte_pg_sz_b2, lsu_tte_pg_sz_b1, lsu_tte_pg_sz_b0;
 
wire   lsu_tte_pg_sz_b2, lsu_tte_pg_sz_b1, lsu_tte_pg_sz_b0;
 
wire   pg_sz_b0, pg_sz_b1, pg_sz_b2;
 
wire   pg_sz_b0, pg_sz_b1, pg_sz_b2;
 
 
 
 
 
 
 
`ifdef SIMPLY_RISC_TWEAKS
 
 
 
wire ld_inst_vld_m;
 
 
 
`endif
 
 
 
 
 
//===============================================================
 
//===============================================================
 
   wire   tlb_tte_data_mx_sel2, tlb_tte_data_mx_sel1, tlb_tte_data_mx_sel0;
 
   wire   tlb_tte_data_mx_sel2, tlb_tte_data_mx_sel1, tlb_tte_data_mx_sel0;
 
//tlb_tte_data_mx_sel2 ;  // select for bits 21-19
 
//tlb_tte_data_mx_sel2 ;  // select for bits 21-19
 
//tlb_tte_data_mx_sel1 ;  // select for bits 18-16
 
//tlb_tte_data_mx_sel1 ;  // select for bits 18-16
 
//tlb_tte_data_mx_sel0 ;  // select for bits 15-13
 
//tlb_tte_data_mx_sel0 ;  // select for bits 15-13
Line 418... Line 126... 
   wire   clk;
 
   wire   clk;
 
 
 
 
 
   assign   clk =rclk;
 
   assign   clk =rclk;
 
 
 
 
 
wire  dtlb_bypass_m ;
 
wire  dtlb_bypass_m ;
 
dff #(1) dtlb_bypass_stgm  (
 
dff_s #(1) dtlb_bypass_stgm  (
 
  .din    (lsu_dtlb_bypass_e), .q (dtlb_bypass_m),
 
  .din    (lsu_dtlb_bypass_e), .q (dtlb_bypass_m),
 
  .clk    (clk),
 
  .clk    (clk),
 
  .se     (se), .si (), .so ()
 
  .se     (se), `SIMPLY_RISC_SCANIN, .so ()
 
  );
 
  );
 
 
 
 
 
dff #(1) ld_inst_vld_stgm  (
 
dff_s #(1) ld_inst_vld_stgm  (
 
  .din    (ifu_lsu_ld_inst_e), .q (ld_inst_vld_m),
 
  .din    (ifu_lsu_ld_inst_e), .q (ld_inst_vld_m),
 
  .clk    (clk),
 
  .clk    (clk),
 
  .se     (se), .si (), .so ()
 
  .se     (se), `SIMPLY_RISC_SCANIN, .so ()
 
  );
 
  );
 
 
 
 
 
assign  stb_cam_vld = ld_inst_vld_m & (tlb_cam_hit | dtlb_bypass_m) &
 
assign  stb_cam_vld = ld_inst_vld_m & (tlb_cam_hit | dtlb_bypass_m) &
 
                      ~(asi_internal_m  & lsu_alt_space_m); //bug 4635, revisit
 
                      ~(asi_internal_m  & lsu_alt_space_m); //bug 4635, revisit
 
//======================================================================   
//======================================================================
Line 457... Line 165... 
   assign             tlb_pgnum_buf[39:10] = ~ tlb_pgnum_l[39:10];
 
   assign             tlb_pgnum_buf[39:10] = ~ tlb_pgnum_l[39:10];
 
   assign             tlb_pgnum_buf2[39:37] = ~ tlb_pgnum_l[39:37];
 
   assign             tlb_pgnum_buf2[39:37] = ~ tlb_pgnum_l[39:37];
 
 
 
 
 
   assign             tlb_rd_tte_data_buf[42:0] = tlb_rd_tte_data[42:0];
 
   assign             tlb_rd_tte_data_buf[42:0] = tlb_rd_tte_data[42:0];
 
 
 
 
 
   assign tlb_rd_tte_data_ie_buf =  tlb_rd_tte_data_buf [9];
 
   assign tlb_rd_tte_data_ie_buf =  tlb_rd_tte_data_buf [`STLB_DATA_IE];
 
   assign tlb_rd_tte_data_27_22_sel_buf = tlb_rd_tte_data_buf [23];
 
   assign tlb_rd_tte_data_27_22_sel_buf = tlb_rd_tte_data_buf [`STLB_DATA_27_22_SEL];
 
   assign tlb_rd_tte_data_21_16_sel_buf = tlb_rd_tte_data_buf [16];
 
   assign tlb_rd_tte_data_21_16_sel_buf = tlb_rd_tte_data_buf [`STLB_DATA_21_16_SEL];
 
   assign tlb_rd_tte_data_15_13_sel_buf = tlb_rd_tte_data_buf [12];
 
   assign tlb_rd_tte_data_15_13_sel_buf = tlb_rd_tte_data_buf [`STLB_DATA_15_13_SEL];
 
 
 
 
 
 
 
 
 
wire    [63:0]   formatted_tte_tag, formatted_tte_data;
 
wire    [63:0]   formatted_tte_tag, formatted_tte_data;
 
 
 
 
 
//=================================================================================================
 
//=================================================================================================
Line 474... Line 182... 
assign  formatted_tte_tag[63:0] =
 
assign  formatted_tte_tag[63:0] =
 
        {
 
        {
 
        tlb_rd_tte_tag_buf[58:56],
 
        tlb_rd_tte_tag_buf[58:56],
 
        tlb_rd_tte_tag_buf[55],
 
        tlb_rd_tte_tag_buf[55],
 
        // ECO 4265 begin
 
        // ECO 4265 begin
 
        tlb_rd_tte_tag_buf[54],           // Parity
 
        tlb_rd_tte_tag_buf[`STLB_TAG_PARITY],     // Parity
 
        tlb_rd_tte_tag_buf[27], // mxsel2 - b27:22 vld 
        tlb_rd_tte_tag_buf[`STLB_TAG_VA_27_22_V], // mxsel2 - b27:22 vld 
        tlb_rd_tte_tag_buf[17], // mxsel1 - b21:16 vld
 
        tlb_rd_tte_tag_buf[`STLB_TAG_VA_21_16_V], // mxsel1 - b21:16 vld
 
        tlb_rd_tte_tag_buf[13], // mxsel0 - b15:13 vld
 
        tlb_rd_tte_tag_buf[`STLB_TAG_VA_15_13_V], // mxsel0 - b15:13 vld
 
        {8{tlb_rd_tte_tag_buf[53]}},                                        // (8b)
 
        {8{tlb_rd_tte_tag_buf[53]}},                                        // (8b)
 
        // ECO 4265 end
 
        // ECO 4265 end
 
        tlb_rd_tte_tag_buf[53:34],    // (20b)
 
        tlb_rd_tte_tag_buf[`STLB_TAG_VA_47_28_HI:`STLB_TAG_VA_47_28_LO],    // (20b)
 
        tlb_rd_tte_tag_buf[33:28],    // (6b)
 
        tlb_rd_tte_tag_buf[`STLB_TAG_VA_27_22_HI:`STLB_TAG_VA_27_22_LO],    // (6b)
 
        tlb_rd_tte_tag_buf[23:18],    // (6b)
 
        tlb_rd_tte_tag_buf[`STLB_TAG_VA_21_16_HI:`STLB_TAG_VA_21_16_LO],    // (6b)
 
        tlb_rd_tte_tag_buf[16:14],    // (3b)
 
        tlb_rd_tte_tag_buf[`STLB_TAG_VA_15_13_HI:`STLB_TAG_VA_15_13_LO],    // (3b)
 
        tlb_rd_tte_tag_buf[12:0] // (13b)
 
        tlb_rd_tte_tag_buf[`STLB_TAG_CTXT_12_0_HI:`STLB_TAG_CTXT_12_0_LO] // (13b)
 
        } ;
 
        } ;
 
/*
 
/*
 
assign  formatted_tte_tag[63:0] =
 
assign  formatted_tte_tag[63:0] =
 
        {
 
        {
 
        {16{tlb_rd_tte_tag_buf[54]}},                                       // (16b)
 
        {16{tlb_rd_tte_tag_buf[54]}},                                       // (16b)
Line 509... Line 217... 
//      Format TLB Data 
//      Format TLB Data 
//=================================================================================================
 
//=================================================================================================
 
 
 
 
 
assign  formatted_tte_data[63:0] =
 
assign  formatted_tte_data[63:0] =
 
        {
 
        {
 
        tlb_rd_tte_tag_buf[26],            // V    (1b)
 
        tlb_rd_tte_tag_buf[`STLB_TAG_V],            // V    (1b)
 
        lsu_tte_pg_sz_b1_buf,                       // SZ   (2b)
 
        lsu_tte_pg_sz_b1_buf,                       // SZ   (2b)
 
        lsu_tte_pg_sz_b0_buf,
 
        lsu_tte_pg_sz_b0_buf,
 
        tlb_rd_tte_data_buf[10],        // NFO  (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_NFO],        // NFO  (1b)
 
        tlb_rd_tte_data_buf[9],         // IE   (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_IE],         // IE   (1b)
 
        9'd0,                                       // Soft2
 
        9'd0,                                       // Soft2
 
        1'b0,
 
        1'b0,
 
        lsu_tte_pg_sz_b2_buf,                       // SZ   (1b)
 
        lsu_tte_pg_sz_b2_buf,                       // SZ   (1b)
 
        tlb_rd_tte_tag_buf[24],            // U    (1b)
 
        tlb_rd_tte_tag_buf[`STLB_TAG_U],            // U    (1b)
 
        // ECO 4265 - begin
 
        // ECO 4265 - begin
 
        tlb_rd_tte_data_buf[42],      // Parity   (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_PARITY],      // Parity   (1b)
 
        tlb_rd_tte_data_buf[23],   // mxsel2_l (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_27_22_SEL],   // mxsel2_l (1b)
 
        tlb_rd_tte_data_buf[16],   // mxsel1_l (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_21_16_SEL],   // mxsel1_l (1b)
 
        tlb_rd_tte_data_buf[12],   // mxsel0_l (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_15_13_SEL],   // mxsel0_l (1b)
 
        2'd0,                                        // Unused Diag bits
 
        2'd0,                                        // Unused Diag bits
 
        // ECO 4265 - end 
        // ECO 4265 - end 
        1'b0,                                        // PA   (28b)
 
        1'b0,                                        // PA   (28b)
 
        tlb_rd_tte_data_buf[41:30],
 
        tlb_rd_tte_data_buf[`STLB_DATA_PA_39_28_HI:`STLB_DATA_PA_39_28_LO],
 
        tlb_rd_tte_data_buf[29:24],
 
        tlb_rd_tte_data_buf[`STLB_DATA_PA_27_22_HI:`STLB_DATA_PA_27_22_LO],
 
        tlb_rd_tte_data_buf[22:17],
 
        tlb_rd_tte_data_buf[`STLB_DATA_PA_21_16_HI:`STLB_DATA_PA_21_16_LO],
 
        tlb_rd_tte_data_buf[15:13],
 
        tlb_rd_tte_data_buf[`STLB_DATA_PA_15_13_HI:`STLB_DATA_PA_15_13_LO],
 
        6'd0,                                   // ?? 12-7 (6b)
 
        6'd0,                                   // ?? 12-7 (6b)
 
        tlb_rd_tte_data_buf[8],          // L    (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_L],          // L    (1b)
 
        tlb_rd_tte_data_buf[7],         // CP   (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_CP],         // CP   (1b)
 
        tlb_rd_tte_data_buf[6],         // CV   (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_CV],         // CV   (1b)
 
        tlb_rd_tte_data_buf[5],          // E    (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_E],          // E    (1b)
 
        tlb_rd_tte_data_buf[4],          // P    (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_P],          // P    (1b)
 
        tlb_rd_tte_data_buf[3],          // W    (1b)
 
        tlb_rd_tte_data_buf[`STLB_DATA_W],          // W    (1b)
 
        1'b0
 
        1'b0
 
        } ;
 
        } ;
 
 
 
 
 
 
 
 
 
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