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Line 87... |
// SDRAM I/F
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// SDRAM I/F
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//--------------------------------------------
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//--------------------------------------------
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`ifdef SDR_32BIT
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`ifdef SDR_32BIT
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wire [31:0] Dq ; // SDRAM Read/Write Data Bus
|
wire [31:0] Dq ; // SDRAM Read/Write Data Bus
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wire [31:0] sdr_dout ; // SDRAM Data Out
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|
wire [31:0] pad_sdr_din ; // SDRAM Data Input
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|
wire [3:0] sdr_den_n ; // SDRAM Data Enable
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wire [3:0] sdr_dqm ; // SDRAM DATA Mask
|
wire [3:0] sdr_dqm ; // SDRAM DATA Mask
|
`elsif SDR_16BIT
|
`elsif SDR_16BIT
|
wire [15:0] Dq ; // SDRAM Read/Write Data Bus
|
wire [15:0] Dq ; // SDRAM Read/Write Data Bus
|
wire [15:0] sdr_dout ; // SDRAM Data Out
|
|
wire [15:0] pad_sdr_din ; // SDRAM Data Input
|
|
wire [1:0] sdr_den_n ; // SDRAM Data Enable
|
|
wire [1:0] sdr_dqm ; // SDRAM DATA Mask
|
wire [1:0] sdr_dqm ; // SDRAM DATA Mask
|
`else
|
`else
|
wire [7:0] Dq ; // SDRAM Read/Write Data Bus
|
wire [7:0] Dq ; // SDRAM Read/Write Data Bus
|
wire [7:0] sdr_dout ; // SDRAM Data Out
|
|
wire [7:0] pad_sdr_din ; // SDRAM Data Input
|
|
wire [0:0] sdr_den_n ; // SDRAM Data Enable
|
|
wire [0:0] sdr_dqm ; // SDRAM DATA Mask
|
wire [0:0] sdr_dqm ; // SDRAM DATA Mask
|
`endif
|
`endif
|
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|
wire [1:0] sdr_ba ; // SDRAM Bank Select
|
wire [1:0] sdr_ba ; // SDRAM Bank Select
|
wire [11:0] sdr_addr ; // SDRAM ADRESS
|
wire [11:0] sdr_addr ; // SDRAM ADRESS
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wire sdr_init_done ; // SDRAM Init Done
|
wire sdr_init_done ; // SDRAM Init Done
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// to fix the sdram interface timing issue
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// to fix the sdram interface timing issue
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wire #(2.0) sdram_clk_d = sdram_clk;
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wire #(2.0) sdram_clk_d = sdram_clk;
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wire #(1.0) sdram_pad_clk = sdram_clk_d;
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`ifdef SDR_32BIT
|
`ifdef SDR_32BIT
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sdrc_top #(.SDR_DW(32),.SDR_BW(4)) u_dut(
|
sdrc_top #(.SDR_DW(32),.SDR_BW(4)) u_dut(
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`elsif SDR_16BIT
|
`elsif SDR_16BIT
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Line 137... |
.wb_cyc_i (wb_cyc_i ),
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.wb_cyc_i (wb_cyc_i ),
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.wb_cti_i (wb_cti_i ),
|
.wb_cti_i (wb_cti_i ),
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/* Interface to SDRAMs */
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/* Interface to SDRAMs */
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.sdram_clk (sdram_clk ),
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.sdram_clk (sdram_clk ),
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.sdram_pad_clk (sdram_pad_clk ),
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.sdram_resetn (RESETN ),
|
.sdram_resetn (RESETN ),
|
.sdr_cs_n (sdr_cs_n ),
|
.sdr_cs_n (sdr_cs_n ),
|
.sdr_cke (sdr_cke ),
|
.sdr_cke (sdr_cke ),
|
.sdr_ras_n (sdr_ras_n ),
|
.sdr_ras_n (sdr_ras_n ),
|
.sdr_cas_n (sdr_cas_n ),
|
.sdr_cas_n (sdr_cas_n ),
|
.sdr_we_n (sdr_we_n ),
|
.sdr_we_n (sdr_we_n ),
|
.sdr_dqm (sdr_dqm ),
|
.sdr_dqm (sdr_dqm ),
|
.sdr_ba (sdr_ba ),
|
.sdr_ba (sdr_ba ),
|
.sdr_addr (sdr_addr ),
|
.sdr_addr (sdr_addr ),
|
.pad_sdr_din (Dq ),
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.sdr_dq (Dq ),
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.sdr_dout (sdr_dout ),
|
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.sdr_den_n (sdr_den_n ),
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/* Parameters */
|
/* Parameters */
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.sdr_init_done (sdr_init_done ),
|
.sdr_init_done (sdr_init_done ),
|
.cfg_req_depth (2'h2 ), //how many req. buffer should hold
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.cfg_req_depth (2'h2 ), //how many req. buffer should hold
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.cfg_sdr_en (1'b1 ),
|
.cfg_sdr_en (1'b1 ),
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Line 166... |
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);
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);
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`ifdef SDR_32BIT
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`ifdef SDR_32BIT
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assign Dq[7:0] = (sdr_den_n[0] == 1'b0) ? sdr_dout[7:0] : 8'hZZ;
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|
assign Dq[15:8] = (sdr_den_n[1] == 1'b0) ? sdr_dout[15:8] : 8'hZZ;
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|
assign Dq[23:16] = (sdr_den_n[2] == 1'b0) ? sdr_dout[23:16] : 8'hZZ;
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assign Dq[31:24] = (sdr_den_n[3] == 1'b0) ? sdr_dout[31:24] : 8'hZZ;
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mt48lc2m32b2 #(.data_bits(32)) u_sdram32 (
|
mt48lc2m32b2 #(.data_bits(32)) u_sdram32 (
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.Dq (Dq ) ,
|
.Dq (Dq ) ,
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.Addr (sdr_addr ),
|
.Addr (sdr_addr ),
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.Ba (sdr_ba ),
|
.Ba (sdr_ba ),
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.Clk (sdram_clk_d ),
|
.Clk (sdram_clk_d ),
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Line 181... |
.Dqm (sdr_dqm )
|
.Dqm (sdr_dqm )
|
);
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);
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`elsif SDR_16BIT
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`elsif SDR_16BIT
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assign Dq[7:0] = (sdr_den_n[0] == 1'b0) ? sdr_dout[7:0] : 8'hZZ;
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assign Dq[15:8] = (sdr_den_n[1] == 1'b0) ? sdr_dout[15:8] : 8'hZZ;
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IS42VM16400K u_sdram16 (
|
IS42VM16400K u_sdram16 (
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.dq (Dq ),
|
.dq (Dq ),
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.addr (sdr_addr ),
|
.addr (sdr_addr ),
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.ba (sdr_ba ),
|
.ba (sdr_ba ),
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.clk (sdram_clk_d ),
|
.clk (sdram_clk_d ),
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| Line 215... |
Line 195... |
.web (sdr_we_n ),
|
.web (sdr_we_n ),
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.dqm (sdr_dqm )
|
.dqm (sdr_dqm )
|
);
|
);
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`else
|
`else
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assign Dq[7:0] = (sdr_den_n[0] == 1'b0) ? sdr_dout[7:0] : 8'hZZ;
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mt48lc8m8a2 #(.data_bits(8)) u_sdram8 (
|
mt48lc8m8a2 #(.data_bits(8)) u_sdram8 (
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.Dq (Dq ) ,
|
.Dq (Dq ) ,
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.Addr (sdr_addr ),
|
.Addr (sdr_addr ),
|
.Ba (sdr_ba ),
|
.Ba (sdr_ba ),
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