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// - Olivier Girard, olgirard@gmail.com
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// Testbench related
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+incdir+../../../bench/verilog/
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../../../bench/verilog/tb_openMSP430.v
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../../../bench/verilog/msp_debug.v
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// Module specific modules
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// Module specific modules
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+incdir+../../../rtl/verilog/
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+incdir+../../../rtl/verilog/
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../../../rtl/verilog/openMSP430_defines.v
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../../../rtl/verilog/openMSP430_defines.v
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../../../rtl/verilog/openMSP430.v
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../../../rtl/verilog/openMSP430.v
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../../../rtl/verilog/periph/omsp_gpio.v
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../../../rtl/verilog/periph/omsp_gpio.v
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../../../rtl/verilog/periph/omsp_timerA.v
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../../../rtl/verilog/periph/omsp_timerA.v
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../../../rtl/verilog/periph/template_periph_8b.v
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../../../rtl/verilog/periph/template_periph_16b.v
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../../../rtl/verilog/periph/template_periph_16b.v
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// Testbench related
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+incdir+../../../bench/verilog/
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../../../bench/verilog/msp_debug.v
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