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-------------------------------------------------------------------------------- -- Light8080 simulation test bench 0 : Kelly Smith test -------------------------------------------------------------------------------- -- This test executes the 'Kelly Smith test' which tests most instructions -- and flags. At the end of the test, A will contain 0x33 on success or 0x0aa -- on failure, and the cpu will halt. -- Interrupts and i/o instructions are not tested. -------------------------------------------------------------------------------- LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.all; USE ieee.numeric_std.ALL; ENTITY light8080_tb0 IS END light8080_tb0; ARCHITECTURE behavior OF light8080_tb0 IS -------------------------------------------------------------------------------- -- Simulation parameters -- sim_length: total simulation time constant sim_length : time := 700000 ns; -- T: simulation clock period constant T : time := 100 ns; -------------------------------------------------------------------------------- -- Component Declaration for the Unit Under Test (UUT) COMPONENT light8080 PORT ( addr_out : out std_logic_vector(15 downto 0); inta : out std_logic; inte : out std_logic; halt : out std_logic; intr : in std_logic; vma : out std_logic; io : out std_logic; rd : out std_logic; wr : out std_logic; data_in : in std_logic_vector(7 downto 0); data_out : out std_logic_vector(7 downto 0); clk : in std_logic; reset : in std_logic ); END COMPONENT; --Inputs SIGNAL intr_o : std_logic := '0'; SIGNAL data_i : std_logic_vector(7 downto 0) := (others=>'0'); --Outputs SIGNAL vma_o : std_logic; SIGNAL rd_o : std_logic; SIGNAL wr_o : std_logic; SIGNAL io_o : std_logic; SIGNAL data_o : std_logic_vector(7 downto 0); SIGNAL addr_o : std_logic_vector(15 downto 0); signal inta_o : std_logic; signal inte_o : std_logic; signal intr_i : std_logic := '0'; signal halt_o : std_logic; signal reset : std_logic := '0'; signal clk : std_logic := '1'; signal done : std_logic := '0'; type t_rom is array(0 to 2047) of std_logic_vector(7 downto 0); signal rom : t_rom := ( X"31",X"ef",X"05",X"3e",X"77",X"e6",X"00",X"ca", X"0d",X"00",X"cd",X"e0",X"04",X"d2",X"13",X"00", X"cd",X"e0",X"04",X"ea",X"19",X"00",X"cd",X"e0", X"04",X"f2",X"1f",X"00",X"cd",X"e0",X"04",X"c2", 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if done = '0' then clk <= not clk after T/2; end if; end process clock; main_test: process begin -- Assert reset for at least one full clk period reset <= '1'; wait until clk = '1'; wait for T/2; reset <= '0'; -- Remember to 'cut away' the preceding 3 clk semiperiods from -- the wait statement... wait for (sim_length - T*1.5); -- Stop the clk process asserting 'done' done <= '1'; wait; end process main_test; process(clk) begin if (clk'event and clk='1') then data_i <= rom(conv_integer(addr_o(10 downto 0))); if wr_o = '1' then rom(conv_integer(addr_o(10 downto 0))) <= data_o; end if; end if; end process; END;
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