Subversion Repositories phr

 
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\chapter{La placa PHR}\label{phr:chapter}
 
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\section{El chip FPGA}
 
\subsection{Características principales}
 
 
 
\begin{itemize}
\item Número de compuertas: 200K
\item Celdas lógicas equivalentes: 4032
\item CLBs: 448 (distribuidos en 32 filas y 16 columnas)
\item bits de RAM distribuida: 28K
\item bits de Bloques de RAM: 288K
\item Multiplicadores dedicados: 16
\item DCMs: 4
\item Maximo numero de I/O = 248
\item I/O ppares diferenciales maximo: 112
 
\end{itemize}
 
\subsection{Descripción de la arquitectura}
 
La familia Spartan-3A tiene cinco bloques fundamentales a tener en cuenta respecto de la arquitectura:
 
\begin{description}
 
\item[Bloques Lógicos Configurables (CLBs)] contienen \textsl{Look-Up Tables} (LUTs) que implementan funciones lógicas y además sirven como elementos de almacenamiento.
 
\item[Bloques de Entrada/Salida (IOBs)] controlan el flujo de datos entre los pines de E/S y la lógica interena del dispositivo. Los IOBs soportan datos en forma bidireccional además de la opercion 3-state.
 
\item[Bloque de RAM] sirve como forma de almacenamiento.
 
\item[Bloques multiplicadores] aceptan como entrada dos numeros de 18 bits cada uno y calcula el producto entre ambos.
 
\item[Bloque DCM (\textsl{Digital Clock Manager})] tiene la capacidad para distribuir, retardar, multiplicar, dividir y desplazar en fase las señales de clock.
 
\end{description}
 
\begin{figure}[h]
\begin{center}
  \includegraphics{./img/phr/arquitectura.pdf}
\end{center}
\caption[Bloques fundamentaled de la FOGA]{Bloques fundamentaled de la FPGA.}
\label{phr:arquitectura}
\end{figure}
 
Para el caso del chip XC3S200A, la Fig. \ref{phr:arquitectura} muestra la organizacion de éstos bloques fundamentales dentro del dipositivo. Los IOBs se ubican alrededor de la matriz de CLBs. Los bloques de memoria RAM se encuentran en dos columnas, en cada una se disponen varios bloques de RAM de 18 Kbit asociados con un multiplicador dedicado. Dos DCM se ubican en el centro hacia arriba y otros dos en el centro hacia abajo., 
 
 
 
\subsection{Capacidades de E/S}
 
La familia Spartan-3A soporta varios estandares para sus entradas y salidas.
 
Para el caso de terminaciones simples éstas FPGAs cumplen con:
\begin{itemize}
\item TTL de 3.3V (LVTTL).
\item CMOS de bajo voltaje (LVCMOS) en tensiones de 3.3V, 2.5V, 1.8V, 1.5V o 1.2V.
\item PCI de 3.3V a frecuencias de 33MHz o 66MHz.
\item HSTL I, II y III a 1.5V y 1.8V (comunmente usado en memorias).
\item SSTL I y II a 1.8V, 2.5V y 3.3V (comunmente usado en memorias).
\end{itemize}
 
Los estándares con terminacion diferencial que soportan son:
 
\begin{itemize}
\item Entradas/Salidas LVDS, mini-LVDS, RSDS y PPDS a 2.5V o 3.3V.
\item Bus LVDS a 2.5V.
\item TMDS a 3.3V.
\item HSTL y SSTL diferenciales.
\item Entradas LVPECL a 2.5V y 3.3V.
\end{itemize}
 
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\subsection{Requerimientos de alimentación}\label{phr:alimentacion}
 
El chip XC3S200A tiene varias entradas de alimentación que se describen de manera sucinta en la Tabla \ref{phr:powersignals}. La FPGA cuenta con un circuito especializado de \textsl{Power-On Reset} (POR) que controla tres tensiones de alimentación (VCCINT, VCCAUX y VCCO2) y mantiene al chip en estado de reset hasta que se alcanzan los niveles seguros de trabajo para proseguir con la carga del sistema. 
 
\begin{table}[h]
\begin{center}
\begin{tabular}{|c|p{8cm}|p{5cm}|}
	\hline
	\textbf{Entrada} & \textbf{Descripción} & \textbf{Tensión nominal} \\	\hline
	\hline
   VCCINT  & Es la tensión de alimentación del núcleo interno. Alimenta las funciones lógicas internas como los CLBs (\emph{Bloques Lógicos Configurables}) y los bloques de RAM.  & 1.2V    \\	\hline
   VCCAUX  & Fuente de tensión auxiliar. Alimenta elementos tales como los DCMs (\textsl{Digital Clock Managers}), drivers diferenciales, pines de configuración dedicados y la  interfaz JTAG.    & 2.5V o 3.3V    \\	\hline
   VCCO0  & Alimenta los buffers de salida del Banco de E/S número 0.    & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V.    \\	\hline
   VCCO1  & Alimenta los buffers de salida del Banco de E/S número 1.    & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V.   \\	\hline
   VCCO2  & Alimenta los buffers de salida del Banco de E/S número 2.    & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V.    \\	\hline
   VCCO3  & Alimenta los buffers de salida del Banco de E/S número 3.    & Seleccionable entre 3.3V, 3.0V, 2.5V, 1.8V, 1.5V y 1.2V.    \\	\hline
\end{tabular}
\end{center}
\caption[Voltajes de alimentación]{Voltajes de alimentación para la familia Spartan-3A.}
\label{phr:powersignals}
\end{table}
 
A diferencia de otras FPGAs, la XC3S200A no tiene requerimientos respecto de la secuencia en se deben activar las fuentes de alimentación, pero si respecto de la pendiente de arranque. Los tiempos de pendiente recomendados se muestran en la Tabla \ref{phr:ramprate}.
 
 
\begin{table}[h]
\begin{center}
\begin{tabular}{|c|l|c|c|}
	\hline
	\textbf{Símbolo} & \textbf{Descripción} & \textbf{Min} & \textbf{Max} \\	\hline
	\hline
   VCCINTR & Rampa desde GND a VCCINT  & 0.2 ms & 100 ms   \\	\hline
	VCCAUXR & Rampa desde GND a VCCAUX  & 0.2 ms & 100 ms   \\	\hline
	VCCO2R  & Rampa desde GND a VCCO del Banco 2  & 0.2 ms & 100 ms   \\	\hline
\end{tabular}
\end{center}
\caption[Rampas de las fuentes de alimentación]{Tiempos de subida para las rampas al encender las fuentes de alimentación.}
\label{phr:ramprate}
\end{table}
 
 
Para mas información referida al sistema de alimentación ver el capitulo \ref{s3power:chapter} en la pág. \pageref{s3power:chapter}.
 
 
 
 
\section{Configuración de la FPGA}
 
La FPGA al inicializarse no contiene dato alguno y para que pase a trabajar como lo desea el usuario debe que pasar por el proceso de configuración. Los datos se cargan desde el exterior en latches de configuración CMOS (CCLs según las iniciales en inglés) y usando alguno de los siguientes siete modos:
 
\begin{itemize}
\item Master Serial desde una memoria PROM Flash de Xilinx.
\item \textsl{Serial Peripheral Interface} (SPI) desde una memoria FLlash SPI.
\item \textsl{Byte Peripheral Interface} (BPI) desde una memoria NOR Flash.
\item Slave Serial, tipicamente cargada desde un procesador.
\item Slave Parallel, tipicamente cargada desde un procesador.
\item Boundary Scan (JTAG), tipicamente cargada desde un procesador.
\item MultiBoot configuration.
\end{itemize} 
 
 
\begin{table}[h!]
\begin{center}
\begin{tabular}{|c|l|}
	\hline
	\textbf{Pines M[2:0]} & \textbf{Modo}  \\	\hline\hline
	\cellcolor{yellow!65}<0:0:0>  & \cellcolor{yellow!65} Modo \textsl{Master Serial (Platform Flash)}    \\	\hline
	<0:0:1>  & Modo \textsl{Master SPI}   \\	\hline
	<0:1:0>  & \textsl{BPI Up}   \\	\hline
	<0:1:1>  & Reservado \\ \hline
	<1:0:0>  & Reservado   \\	\hline
	\cellcolor{yellow!65}<1:0:1>  & \cellcolor{yellow!65}Modo JTAG   \\	\hline
	<1:1:0>  & Modo \textsl{Slave Parallel}    \\	\hline
	<1:1:1>  & Modo \textsl{Slave Serial}   \\	\hline
\end{tabular}
\end{center}
\caption[Seteo de los modos de configuración]{Seteo de los modos de configuración para la familia Spartan-3A.}
\label{phr:modes}
\end{table}
 
 
\begin{figure}[h!]
\begin{center}
  \includegraphics{./img/phr/config_modes.pdf}
\end{center}
\caption[Esquematico conf modes]{Conf modes.}
\label{phr:confmodes}
\end{figure}
 
\subsection{Memoria PROM}
 
\subsection{Interfaz JTAG}
 
 
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\section{Fuentes de \textsl{clock}}
 
La placa PHR provee a la FPGA de cuatro fuentes de reloj. El más rápido de los relojes oscila a una frecuencia de 50 MHz, mientras que los otros tres relojes mas lentos tienen una frecuencia seleccionable por usuario. En la Fig. \ref{intro:componentes} se indican con el numero 1 los jumpers con los cuales se eligen las frecuencias para éstos relojes. 
 
Los pines de la FPGA a los cuales se asignan  cada clock se muestran en la Tabla \ref{phr:pines-relojes}. Éstos son pines de \textsl{Global Clock} que están especialmente diseñados para tratar señales de alta frecuencia. Proveen una capacidad muy baja y un retardo uniforme para cada bloque dentro del chip.
 
\begin{table}[h!]
\begin{center}
\begin{tabular}{|c|c|c|c|c|}
	\hline
	\textbf{Reloj} & Fijo (50 MHz) & 	Seleccionable 1 & Seleccionable 2 & Seleccionable 3 \\	\hline
	\textbf{Pin}   & 43     & 44     & 41     & 40     \\	\hline
\end{tabular}
\end{center}
\caption[Pines para los relojes]{Pines para los relojes.}
\label{phr:pines-relojes}
\end{table}
 
 
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\subsection{El reloj de 50 MHz}
 
Ésta frecuencia se genera con el dispositivo ACOL-50MHZ-EK, que tiene un oscilador a cristal y encuentra aplicaciones en chips digitales y microprocesadores. Se alimenta con un bajo nivel de tensión (3.3V) y su salida es compatible con HCMOS y TTL.
 
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\subsection{Relojes seleccionables}
 
Los pines para selección de los relojes se muestran en la Fig. \ref{phr:relojes}. En los primeros dos relojes se puede elegir una de entre cuatro  frecuencias mientras que para el tercer reloj se puede elegir una de entre tres frecuencias. 
 
\begin{figure}[h!]
\begin{center}
  \includegraphics{./img/phr/relojes.pdf}
\end{center}
\caption[Selectores para los relojes]{Selectores para los relojes.}
\label{phr:relojes}
\end{figure}
 
El conexionado de los jumpers para los clocks se muestra junto con las posibles frecuencias seleccionables en la Fig. \ref{phr:relojesSeteo}.
 
\begin{figure}[h!]
\begin{center}
  \includegraphics{./img/phr/relojesSeteo.pdf}
\end{center}
\caption[Selectores para los relojes]{Selectores para los relojes.}
\label{phr:relojesSeteo}
\end{figure}
 
El oscilador se basa en un cristal y el chip contador MC74HC4060A. Una frecuencia principal de 16 MHz es dividida en dos sucesivamente por el contador para obtener todas las frecuencias seleccionables.
 
 
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\section{Periféricos}
 
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\subsection{LEDs}
 
En la placa se encuentran ocho LEDs de montaje superficial indicados con el numero 10 en la Fig. \ref{intro:componentes}. Son etiquetados desde LED1 a LED8 y su relación con los pines de la FPGA se muestra en la Tabla \ref{phr:LEDpins}.
 
 
\begin{table}[h!]
\begin{center}
\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
	\hline
	\textbf{Periférico} & LED1 & LED2 & LED3 & LED4 & LED5 & LED6 & LED7 & LED8 \\	\hline
	\textbf{Pin}        & 84   & 86   & 89   & 93   & 98   & 3    & 5    & 7    \\	\hline
\end{tabular}
\end{center}
\caption[Pines para los LEDs]{Correspondencia entre los  pines de la FPGA y los LEDs (periféricos).}
\label{phr:LEDpins}
\end{table}
 
Los cátodos de cada LED se conectan a potencial cero y los ánodos se conectan a los pines respectivos de la FPGA mediante un resistencia de 330 $\Omega$. Para enecender un determinado LED basta con poner en alto la señal de control.
 
 
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\subsection{Pulsadores (\textsl{Tact switches})}
 
Están disponibles cuatro botones pulsadores como los esquematizados en la Fig. \ref{phr:tact} y son identificados con el numero 13 en la Fig. \ref{intro:componentes}. Los mismos son etiquetados como PBTN1, PBTN2, PBTN3 y PBTN4. Los pines de la FPGA relacionados con éstos periféricos se identifican en la Tabla \ref{phr:PBTNpins}. El esquemático detallado del circuito puede encontrarse en el Apéndice \ref{appendix:sche}.
 
\begin{figure}[h!]
\begin{center}
  \includegraphics{./img/phr/tact_switch.pdf}
\end{center}
\caption{\textsl{Tact switches}.}
\label{phr:tact}
\end{figure}
 
\begin{table}[h!]
\begin{center}
\begin{tabular}{|c|c|c|c|c|}
	\hline
	\textbf{Periférico} & PBTN1 & PBTN2 & PBTN3 & PBTN4 \\	\hline
	\textbf{Pin}        & 77    & 78    & 82    & 83    \\	\hline
\end{tabular}
\end{center}
\caption[Pines para los \textsl{tact switches}]{Correspondencia entre los  pines de la FPGA y los botones.}
\label{phr:PBTNpins}
\end{table}
 
Cuando se presiona alguno de los botones se genera un valor lógico alto en el pin asociado de la FPGA. No hay circuito antirrebote y ésto debe ser tenido en cuenta al momento de escribir el código que luego vaya a cargarse en el dispositivo.
 
 
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\subsection{Llaves DIP}
 
Alternativamente a los pulsadores se puede optar como periféricos de entrada a unas llaves DIP como se muestran en la Fig. \ref{phr:DIP}. La ubicación de las llaves en la placa PHR se muestra con el índice numero 11 en la Fig. \ref{intro:componentes}. El circuito de éstas llaves puede consultarse en el Apéndice \ref{appendix:sche} y los pines de la FPGA que los controlan se revelan en la Tabla \ref{phr:DIPpins}.
 
\begin{table}[h!]
\begin{center}
\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
	\hline
	\textbf{Periférico} & SW1 & SW2 & SW3 & SW4 & SW5 & SW6 & SW7 & SW8 \\	\hline
	\textbf{Pin}        & 85  & 88  & 90  & 94  & 97  & 4   & 6   & 9   \\	\hline
\end{tabular}
\end{center}
\caption[Pines para las llavess]{Correspondencia entre los  pines de la FPGA y las llaves.}
\label{phr:DIPpins}
\end{table}
 
Cuando una llave se coloca en la posición de \emph{encendido}, el pin de la FPGA correspondiente se pone a un valor lógico \emph{alto}. En contraposición, si la llave se coloca en la posicion \emph{apagado}, la FPGA leerá un valor lógico \emph{bajo}. Al igual que con el caso de los botones pulsadores, no se provee un circuito antirrebote, y debe ser tenido en cuenta en el diseño del sistema.
 
\begin{figure}[h!]
\begin{center}
  \includegraphics{./img/phr/DIPswitch.pdf}
\end{center}
\caption{\textsl{DIP switches}.}
\label{phr:DIP}
\end{figure}
 
 
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\subsection{Displays de 7 segmentos}
 
La placa PHR cuenta con un display de siete segmentos cuádruple de \emph{ánado comun} indicado con el índice 14 en la Fig. \ref{intro:componentes}. El circuito de conexión entre la FPGA y el display se muestra en la Fig. \ref{phr:quad7seg} y se resalta la denominación alfabética para los segmentos de cada display. 
 
Ésta misma figura además muestra como ejemplo, el estado de los pines de la FPGA para indicar el numero 3 en la posición 2. Al tener ésta configuración, cada LED encenderá con un \emph{nivel bajo} en el pin correspondiente al segmento pero además necesitará que el ánodo del caracter particular esté energizado. Éste ultimo también es activo por bajo (\textsl{active low}).
 
\begin{figure}[h!]
\begin{center}
  \includegraphics{./img/phr/quad7seg.pdf}
\end{center}
\caption[Circuito del display de siete segmentos]{Conexionado del display de siete segmentos cuádruple.}
\label{phr:quad7seg}
\end{figure}
 
Para dar el efecto deseado de representar cuatro caracteres distintos a la vez, se recurre a la técnica de multiplexación en el dominio del tiempo. La técnica consiste en mostrar uno a uno y ciclicamente cada caracter a una frecuencia lo suficientemente alta para que el ojo humano persiva una imagen completa. Un diagrama temporal de las señales se muestra en la Fig. \ref{phr:multiplex}.
 
\begin{figure}[h!]
\begin{center}
  \includegraphics{./img/phr/multiplex.pdf}
\end{center}
\caption[Diagrama temporal de la multiplexación]{Diagrama temporal de la multiplexación.}
\label{phr:multiplex}
\end{figure}
 
Si bien el método requiere algo mas de complejidad que la conexion directa a cada segmento de cada display, reduce el numero de pines necesarios de $8 \times 4=32$ a $8+4=12$ lo cuál representa un significativo ahorro en recursos de hardware.
 
La Tabla \ref{phr:quad7seg:pines} muestra los pines de conexión de la FPGA a las distintas entradas del periférico. La Fig \ref{phr:quad7seg:chars} muestra las representaciones de los caracteres comunes en los displays de siete segmentos. Además de los dígitos, se pueden utilizar los caracteres desde la A a la F para representar numeros en notación hexadecimal.
 
\begin{table}[h!]
\begin{center}
 
\begin{tabular}{|c|c|c|c|c|}
	\hline
	\textbf{Periférico} & Caracter1 & Caracter2 & Caracter3 & Caracter4 \\	\hline
	\textbf{Pin}        & 59        & 57        & 61        & 60        \\	\hline
\end{tabular}
 
\vspace{.2cm}
 
\begin{tabular}{|c|c|c|c|c|c|c|c|c|}
	\hline
	\textbf{Segmento} & A  & B  & C  & D  & E  & F  & G  & DP  \\	\hline
	\textbf{Pin}      & 65 & 64 & 72 & 70 & 68 & 62 & 73 & 71  \\	\hline
\end{tabular}
 
\end{center}
\caption[Pines para el diplay de segmentos]{Conexionado del diplay de 7 segmentos cuádruple a la FPGA.}
\label{phr:quad7seg:pines}
\end{table}
 
\begin{figure}[h!]
\begin{center}
  \includegraphics{./img/phr/chars.pdf}
\end{center}
\caption[Caracteres comunes en los displays de 7 segmentos]{Representación de caracteres comunes en los displays de siete segmentos.}
\label{phr:quad7seg:chars}
\end{figure}
 
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\subsection{Puerto serie}
 
La placa PHR dispone de un puerto serial RS-232. El conector DB9 hembra/macho se señala con el numero 15 en la Fig. \ref{intro:componentes}. La placa representa un \textsl{Data Communications Equipment} (DCE) y se puede conectar a una computadora personal con un cable serial derecho.
 
La Fig. \ref{phr:3232} muestra el circuito de la interfaz entre la FPGA y el conector DB9. Un chip (ST3232) permite una alimentación de entre 3V y 5.5V y utiliza un conjunto de capacitores para alcanzar los niveles de tensión RS-232, garantizando tasas de transferencia de hasta 250 kbps.
 
El control de flujo por hardware está desabilitado. Las lineas de DCD, DTR y DSR se conectan entre sí. Analogamente para las señales RTS y CTS.
 
Los pines de la FPGA que controlan las señales seriales se muestran en la Tabla \ref{phr:RS232pins}.
\begin{figure}[h!]
\begin{center}
  \includegraphics{./img/phr/3232.pdf}
\end{center}
\caption[Circuito de la interfaz RS-232]{Circuito de la interfaz RS-232.}
\label{phr:3232}
\end{figure}
 
\begin{table}[h!]
\begin{center}
\begin{tabular}{|c|c|c|}
	\hline
	\textbf{Señal serial}   & RX & TX  \\	\hline
	\textbf{Pin en la FPGA} & 52 & 56  \\	\hline
\end{tabular}
\end{center}
\caption[Pines para la conexión RS-232]{Correspondencia entre los  pines de la FPGA y el puerto serie RS-232.}
\label{phr:RS232pins}
\end{table}
 
 
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\section{Entradas y salidas de propósito general}
 
Para que el usuario realice prototipos,  use placas de expansión de terceros o diseñe sus propias placas de expansión, se proveen dos conectores, uno macho y otro hembra, que pueden reconocerse respectivamente con los numeros 2 y 3 en la Fig. \ref{intro:componentes}. Una imagen ampliada se muestra en la Fig. \ref{phr:gpio} indicando además la numeración de los pines. La mayoria de éstos pines estan conectados directamente al chip FPGA tal como lo muestra la Tabla \ref{phr:GPIOpins}. También se proveen pines de alimentación de 3.3V y GND.
 
\begin{figure}[h!]
\begin{center}
  \includegraphics{./img/phr/gpio_header.pdf}
\end{center}
\caption[Conectores de propósito general]{Conectores para entradas y salidas de propósito general.}
\label{phr:gpio}
\end{figure}
 
\begin{table}[h!]
\begin{center}
\begin{tabular}{|r|c|c|l|}
	\hline
	\multicolumn{4}{ |c| }{\emph{Conector macho}} \\
	\hline
	\hline
	\textbf{Conectado a} & \textbf{Pin} & \textbf{Pin} & \textbf{Conectado a} \\ \hline\hline
	FPGA Pin 39 &  1 &  2 & FPGA Pin 50 \\ \hline
	FPGA Pin 37 &  3 &  4 & FPGA Pin 49 \\ \hline
	FPGA Pin 36 &  5 &  6 & FPGA Pin 46 \\ \hline
	FPGA Pin 35 &  7 &  8 & FPGA Pin 34 \\ \hline
	FPGA Pin 33 &  9 & 10 & FPGA Pin 32 \\ \hline
	FPGA Pin 31 & 11 & 12 & FPGA Pin 30 \\ \hline
	FPGA Pin 29 & 13 & 14 & +3.3V       \\ \hline
	FPGA Pin 28 & 15 & 16 & No conectado\\ \hline
	FPGA Pin 27 & 17 & 18 & GND         \\ \hline
\end{tabular}
\hspace{.1cm}
\begin{tabular}{|r|c|c|l|}
	\hline
	\multicolumn{4}{ |c| }{\emph{Conector hembra}} \\
	\hline
	\hline
	\textbf{Conectado a} & \textbf{Pin} & \textbf{Pin} & \textbf{Conectado a} \\ \hline\hline
	FPGA Pin 21 & 1 &  2 & FPGA Pin 20 \\ \hline
	FPGA Pin 19 & 3 &  4 & FPGA Pin 16 \\ \hline
	FPGA Pin 15 & 5 &  6 & FPGA Pin 13 \\ \hline
	FPGA Pin 12 & 7 &  8 & +3.3V       \\ \hline
	FPGA Pin 10 & 9 & 10 & GND         \\ \hline
\end{tabular}
\end{center}
\caption[Pines para las \textsl{GPIO}]{Conexión de los pines para las entradas/salidas de propósitogeneral.}
\label{phr:GPIOpins}
\end{table}