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reg [7:0]                     memoryl [1<<MEM_BITS-1:0];
reg [7:0]                     memoryu [1<<MEM_BITS-1:0];   
   
reg [DQ_BITS-1 : 0]           dq_out;
 

   
// Write Memory  
           

always@(*)      
if(!ce_n && !we_n && !lb_n)  memoryl[addr]  =  dq[7:0];

always@(*)      
if(!ce_n && !we_n && !ub_n)  memoryu[addr]  =  dq[15:8];
   

// Read Memory   

always@(*)      dq_out[7:0]  = memoryl[addr];
always@(*)      dq_out[15:8] = memoryu[addr];   
   
// Tristate output
   
assign  dq    =  (!ce_n && !oe_n) ? dq_out[DQ_BITS-1:0]: {DQ_BITS{1'bz}};