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[/] [FPz8_Cyclone_IV.fit.rpt] - Rev 2
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Fitter report for FPz8_Cyclone_IVFri Nov 11 10:24:57 2016Quartus II Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web Edition---------------------; Table of Contents ;---------------------1. Legal Notice2. Fitter Summary3. Fitter Settings4. Parallel Compilation5. I/O Assignment Warnings6. Pin-Out File7. Fitter Resource Usage Summary8. Input Pins9. Output Pins10. Dual Purpose and Dedicated Pins11. I/O Bank Usage12. All Package Pins13. Output Pin Default Load For Reported TCO14. Fitter Resource Utilization by Entity15. Delay Chain Summary16. Pad To Core Delay Chain Fanout17. Control Signals18. Global & Other Fast Signals19. Non-Global High Fan-Out Signals20. Fitter RAM Summary21. |CPU|altsyncram2:Program_Memory|altsyncram:altsyncram_component|altsyncram_7le1:auto_generated|ALTSYNCRAM22. Fitter DSP Block Usage Summary23. DSP Block Details24. Interconnect Usage Summary25. LAB Logic Elements26. LAB-wide Signals27. LAB Signals Sourced28. LAB Signals Sourced Out29. LAB Distinct Inputs30. I/O Rules Summary31. I/O Rules Details32. I/O Rules Matrix33. Fitter Device Options34. Operating Settings and Conditions35. Estimated Delay Added for Hold Timing36. Fitter Messages----------------; Legal Notice ;----------------Copyright (C) 1991-2010 Altera CorporationYour use of Altera Corporation's design tools, logic functionsand other software and tools, and its AMPP partner logicfunctions, and any output files from any of the foregoing(including device programming or simulation files), and anyassociated documentation or information are expressly subjectto the terms and conditions of the Altera Program LicenseSubscription Agreement, Altera MegaCore Function LicenseAgreement, or other applicable license agreement, including,without limitation, that your use is for the sole purpose ofprogramming logic devices manufactured by Altera and sold byAltera or its authorized distributors. Please refer to theapplicable agreement for further details.+-----------------------------------------------------------------------------------+; Fitter Summary ;+------------------------------------+----------------------------------------------+; Fitter Status ; Successful - Fri Nov 11 10:24:57 2016 ;; Quartus II Version ; 9.1 Build 350 03/24/2010 SP 2 SJ Web Edition ;; Revision Name ; FPz8_Cyclone_IV ;; Top-level Entity Name ; CPU ;; Family ; Cyclone IV E ;; Device ; EP4CE6E22C8 ;; Timing Models ; Preliminary ;; Total logic elements ; 4,884 / 6,272 ( 78 % ) ;; Total combinational functions ; 4,854 / 6,272 ( 77 % ) ;; Dedicated logic registers ; 494 / 6,272 ( 8 % ) ;; Total registers ; 494 ;; Total pins ; 12 / 92 ( 13 % ) ;; Total virtual pins ; 0 ;; Total memory bits ; 147,456 / 276,480 ( 53 % ) ;; Embedded Multiplier 9-bit elements ; 1 / 30 ( 3 % ) ;; Total PLLs ; 0 / 2 ( 0 % ) ;+------------------------------------+----------------------------------------------++------------------------------------------------------------------------------------------------------------------------------------------------------------+; Fitter Settings ;+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+; Option ; Setting ; Default Value ;+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+; Device ; EP4CE6E22C8 ; ;; Use smart compilation ; On ; Off ;; Nominal Core Supply Voltage ; 1.2V ; ;; Minimum Core Junction Temperature ; 0 ; ;; Maximum Core Junction Temperature ; 85 ; ;; Fit Attempts to Skip ; 0 ; 0.0 ;; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; All Paths ;; Fitter Effort ; Standard Fit ; Auto Fit ;; Enable Beneficial Skew Optimization ; Off ; On ;; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;; Enable compact report table ; Off ; Off ;; Use TimeQuest Timing Analyzer ; On ; On ;; Router Timing Optimization Level ; Normal ; Normal ;; Placement Effort Multiplier ; 1.0 ; 1.0 ;; Router Effort Multiplier ; 1.0 ; 1.0 ;; Optimize Multi-Corner Timing ; Off ; Off ;; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;; SSN Optimization ; Off ; Off ;; Optimize Timing ; Normal compilation ; Normal compilation ;; Optimize Timing for ECOs ; Off ; Off ;; Regenerate full fit report during ECO compiles ; Off ; Off ;; Optimize IOC Register Placement for Timing ; On ; On ;; Limit to One Fitting Attempt ; Off ; Off ;; Final Placement Optimizations ; Automatically ; Automatically ;; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;; Fitter Initial Placement Seed ; 1 ; 1 ;; PCI I/O ; Off ; Off ;; Weak Pull-Up Resistor ; Off ; Off ;; Enable Bus-Hold Circuitry ; Off ; Off ;; Auto Packed Registers ; Auto ; Auto ;; Auto Delay Chains ; On ; On ;; Allow Single-ended Buffer for Differential-XSTL Input ; Off ; Off ;; Treat Bidirectional Pin as Output Pin ; Off ; Off ;; Auto Merge PLLs ; On ; On ;; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;; Perform Register Duplication for Performance ; Off ; Off ;; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;; Perform Register Retiming for Performance ; Off ; Off ;; Perform Asynchronous Signal Pipelining ; Off ; Off ;; Physical Synthesis Effort Level ; Normal ; Normal ;; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;; Auto Register Duplication ; Auto ; Auto ;; Auto Global Clock ; On ; On ;; Auto Global Register Control Signals ; On ; On ;; Reserve all unused pins ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;; Stop After Congestion Map Generation ; Off ; Off ;; Save Intermediate Fitting Results ; Off ; Off ;; Synchronizer Identification ; Off ; Off ;; Optimize Design for Metastability ; On ; On ;; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;; Use Best Effort Settings for Compilation ; Off ; Off ;+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.+-------------------------------------+; Parallel Compilation ;+----------------------------+--------+; Processors ; Number ;+----------------------------+--------+; Number detected on machine ; 4 ;; Maximum allowed ; 1 ;+----------------------------+--------++------------------------------------------+; I/O Assignment Warnings ;+----------+-------------------------------+; Pin Name ; Reason ;+----------+-------------------------------+; CLOCK ; Incomplete set of assignments ;; RESET ; Incomplete set of assignments ;; DBG_RX ; Incomplete set of assignments ;; DBG_TX ; Incomplete set of assignments ;; PAOUT[7] ; Incomplete set of assignments ;; PAOUT[6] ; Incomplete set of assignments ;; PAOUT[5] ; Incomplete set of assignments ;; PAOUT[4] ; Incomplete set of assignments ;; PAOUT[3] ; Incomplete set of assignments ;; PAOUT[2] ; Incomplete set of assignments ;; PAOUT[1] ; Incomplete set of assignments ;; PAOUT[0] ; Incomplete set of assignments ;+----------+-------------------------------++--------------+; Pin-Out File ;+--------------+The pin-out file can be found in E:/VHDL/FPZ8/FPz8_Cyclone_IV.pin.+--------------------------------------------------------------------------+; Fitter Resource Usage Summary ;+---------------------------------------------+----------------------------+; Resource ; Usage ;+---------------------------------------------+----------------------------+; Total logic elements ; 4,884 / 6,272 ( 78 % ) ;; -- Combinational with no register ; 4390 ;; -- Register only ; 30 ;; -- Combinational with a register ; 464 ;; ; ;; Logic element usage by number of LUT inputs ; ;; -- 4 input functions ; 3077 ;; -- 3 input functions ; 1182 ;; -- <=2 input functions ; 595 ;; -- Register only ; 30 ;; ; ;; Logic elements by mode ; ;; -- normal mode ; 4420 ;; -- arithmetic mode ; 434 ;; ; ;; Total registers* ; 494 / 6,684 ( 7 % ) ;; -- Dedicated logic registers ; 494 / 6,272 ( 8 % ) ;; -- I/O registers ; 0 / 412 ( 0 % ) ;; ; ;; Total LABs: partially or completely used ; 341 / 392 ( 87 % ) ;; User inserted logic elements ; 0 ;; Virtual pins ; 0 ;; I/O pins ; 12 / 92 ( 13 % ) ;; -- Clock pins ; 3 / 3 ( 100 % ) ;; -- Dedicated input pins ; 0 / 9 ( 0 % ) ;; Global signals ; 2 ;; M9Ks ; 18 / 30 ( 60 % ) ;; Total block memory bits ; 147,456 / 276,480 ( 53 % ) ;; Total block memory implementation bits ; 165,888 / 276,480 ( 60 % ) ;; Embedded Multiplier 9-bit elements ; 1 / 30 ( 3 % ) ;; PLLs ; 0 / 2 ( 0 % ) ;; Global clocks ; 2 / 10 ( 20 % ) ;; JTAGs ; 0 / 1 ( 0 % ) ;; CRC blocks ; 0 / 1 ( 0 % ) ;; ASMI blocks ; 0 / 1 ( 0 % ) ;; Impedance control blocks ; 0 / 4 ( 0 % ) ;; Average interconnect usage (total/H/V) ; 21% / 19% / 22% ;; Peak interconnect usage (total/H/V) ; 43% / 42% / 44% ;; Maximum fan-out node ; CLOCK~inputclkctrl ;; Maximum fan-out ; 512 ;; Highest non-global fan-out signal ; fpz8_cpu_v1:inst|Mux34~32 ;; Highest non-global fan-out ; 212 ;; Total fan-out ; 19234 ;; Average fan-out ; 3.54 ;+---------------------------------------------+----------------------------+* Register count does not include registers inside RAM blocks or DSP blocks.+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Input Pins ;+--------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ;+--------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+; CLOCK ; 24 ; 2 ; 0 ; 11 ; 14 ; 512 ; 0 ; yes ; no ; no ; yes ; no ; Off ; 2.5 V ; -- ; User ;; DBG_RX ; 91 ; 6 ; 34 ; 12 ; 0 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 2.5 V ; -- ; User ;; RESET ; 88 ; 5 ; 34 ; 12 ; 21 ; 187 ; 0 ; yes ; no ; no ; yes ; no ; Off ; 2.5 V ; -- ; User ;+--------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------++------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Output Pins ;+----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+------+----------------------+---------------------+; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;+----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+------+----------------------+---------------------+; DBG_TX ; 98 ; 6 ; 34 ; 17 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; 0 pF ; - ; - ;; PAOUT[0] ; 10 ; 1 ; 0 ; 18 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; 0 pF ; - ; - ;; PAOUT[1] ; 11 ; 1 ; 0 ; 18 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; 0 pF ; - ; - ;; PAOUT[2] ; 28 ; 2 ; 0 ; 9 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; 0 pF ; - ; - ;; PAOUT[3] ; 30 ; 2 ; 0 ; 8 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; 0 pF ; - ; - ;; PAOUT[4] ; 31 ; 2 ; 0 ; 7 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; 0 pF ; - ; - ;; PAOUT[5] ; 32 ; 2 ; 0 ; 6 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; 0 pF ; - ; - ;; PAOUT[6] ; 33 ; 2 ; 0 ; 6 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; 0 pF ; - ; - ;; PAOUT[7] ; 34 ; 2 ; 0 ; 5 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; User ; 0 pF ; - ; - ;+----------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+------+----------------------+---------------------++--------------------------------------------------------------------------------------------------------------------------+; Dual Purpose and Dedicated Pins ;+----------+-----------------------------+---------------------------+-------------------------+---------------------------+; Location ; Pin Name ; Reserved As ; User Signal Name ; Pin Type ;+----------+-----------------------------+---------------------------+-------------------------+---------------------------+; 6 ; DIFFIO_L1n, DATA1, ASDO ; As input tri-stated ; ~ALTERA_ASDO_DATA1~ ; Dual Purpose Pin ;; 8 ; DIFFIO_L2p, FLASH_nCE, nCSO ; As input tri-stated ; ~ALTERA_FLASH_nCE_nCSO~ ; Dual Purpose Pin ;; 9 ; nSTATUS ; - ; - ; Dedicated Programming Pin ;; 12 ; DCLK ; As output driving ground ; ~ALTERA_DCLK~ ; Dual Purpose Pin ;; 13 ; DATA0 ; As input tri-stated ; ~ALTERA_DATA0~ ; Dual Purpose Pin ;; 14 ; nCONFIG ; - ; - ; Dedicated Programming Pin ;; 21 ; nCE ; - ; - ; Dedicated Programming Pin ;; 92 ; CONF_DONE ; - ; - ; Dedicated Programming Pin ;; 94 ; MSEL0 ; - ; - ; Dedicated Programming Pin ;; 96 ; MSEL1 ; - ; - ; Dedicated Programming Pin ;; 97 ; MSEL2 ; - ; - ; Dedicated Programming Pin ;; 97 ; MSEL3 ; - ; - ; Dedicated Programming Pin ;; 98 ; DIFFIO_R4n, INIT_DONE ; Use as general purpose IO ; DBG_TX ; Dual Purpose Pin ;; 101 ; DIFFIO_R3n, nCEO ; Use as programming pin ; ~ALTERA_nCEO~ ; Dual Purpose Pin ;+----------+-----------------------------+---------------------------+-------------------------+---------------------------++-----------------------------------------------------------+; I/O Bank Usage ;+----------+-----------------+---------------+--------------+; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;+----------+-----------------+---------------+--------------+; 1 ; 6 / 11 ( 55 % ) ; 2.5V ; -- ;; 2 ; 7 / 8 ( 88 % ) ; 2.5V ; -- ;; 3 ; 0 / 11 ( 0 % ) ; 2.5V ; -- ;; 4 ; 0 / 14 ( 0 % ) ; 2.5V ; -- ;; 5 ; 1 / 13 ( 8 % ) ; 2.5V ; -- ;; 6 ; 3 / 10 ( 30 % ) ; 2.5V ; -- ;; 7 ; 0 / 13 ( 0 % ) ; 2.5V ; -- ;; 8 ; 0 / 12 ( 0 % ) ; 2.5V ; -- ;+----------+-----------------+---------------+--------------++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; All Package Pins ;+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+; 1 ; 0 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 2 ; 1 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 3 ; 2 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 5 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; 6 ; 5 ; 1 ; ~ALTERA_ASDO_DATA1~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 2.5 V ; ; Row I/O ; N ; no ; On ;; 7 ; 6 ; 1 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 8 ; 7 ; 1 ; ~ALTERA_FLASH_nCE_nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 2.5 V ; ; Row I/O ; N ; no ; On ;; 9 ; 9 ; 1 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;; 10 ; 13 ; 1 ; PAOUT[0] ; output ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 11 ; 14 ; 1 ; PAOUT[1] ; output ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 12 ; 15 ; 1 ; ~ALTERA_DCLK~ ; output ; 2.5 V ; ; Row I/O ; N ; no ; On ;; 13 ; 16 ; 1 ; ~ALTERA_DATA0~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 2.5 V ; ; Row I/O ; N ; no ; On ;; 14 ; 17 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;; 15 ; 18 ; 1 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;; 16 ; 19 ; 1 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;; 17 ; ; 1 ; VCCIO1 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 18 ; 20 ; 1 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;; 19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 20 ; 21 ; 1 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;; 21 ; 22 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;; 22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 23 ; 24 ; 1 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;; 24 ; 25 ; 2 ; CLOCK ; input ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 25 ; 26 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;; 26 ; ; 2 ; VCCIO2 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 27 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 28 ; 31 ; 2 ; PAOUT[2] ; output ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 29 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; 30 ; 34 ; 2 ; PAOUT[3] ; output ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 31 ; 36 ; 2 ; PAOUT[4] ; output ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 32 ; 39 ; 2 ; PAOUT[5] ; output ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 33 ; 40 ; 2 ; PAOUT[6] ; output ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 34 ; 41 ; 2 ; PAOUT[7] ; output ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 35 ; ; -- ; VCCA1 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 36 ; ; ; GNDA1 ; gnd ; ; ; -- ; ; -- ; -- ;; 37 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; 38 ; 45 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 39 ; 46 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 40 ; ; 3 ; VCCIO3 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 41 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 42 ; 52 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 43 ; 53 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 44 ; 54 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 45 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; 46 ; 58 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 47 ; ; 3 ; VCCIO3 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 48 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 49 ; 68 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 50 ; 69 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 51 ; 70 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 52 ; 72 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 53 ; 73 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 54 ; 74 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 55 ; 75 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 56 ; ; 4 ; VCCIO4 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 57 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 58 ; 80 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 59 ; 83 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 60 ; 84 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 61 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; 62 ; ; 4 ; VCCIO4 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 63 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 64 ; 89 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 65 ; 90 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 66 ; 93 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 67 ; 94 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 68 ; 96 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 69 ; 97 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 70 ; 98 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 71 ; 99 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 72 ; 100 ; 4 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 73 ; 102 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 74 ; 103 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 75 ; 104 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 76 ; 106 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 77 ; 107 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 78 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; 79 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 80 ; 113 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 81 ; ; 5 ; VCCIO5 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 82 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 83 ; 117 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 84 ; 118 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 85 ; 119 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 86 ; 120 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 87 ; 121 ; 5 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 88 ; 125 ; 5 ; RESET ; input ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 89 ; 126 ; 5 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;; 90 ; 127 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ;; 91 ; 128 ; 6 ; DBG_RX ; input ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 92 ; 129 ; 6 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;; 93 ; ; 6 ; VCCIO6 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 94 ; 130 ; 6 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;; 95 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 96 ; 131 ; 6 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;; 97 ; 132 ; 6 ; ^MSEL2 ; ; ; ; -- ; ; -- ; -- ;; 97 ; 133 ; 6 ; ^MSEL3 ; ; ; ; -- ; ; -- ; -- ;; 98 ; 136 ; 6 ; DBG_TX ; output ; 2.5 V ; ; Row I/O ; Y ; no ; Off ;; 99 ; 137 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 100 ; 138 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 101 ; 139 ; 6 ; ~ALTERA_nCEO~ / RESERVED_OUTPUT_OPEN_DRAIN ; output ; 2.5 V ; ; Row I/O ; N ; no ; Off ;; 102 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; 103 ; 140 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 104 ; 141 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 105 ; 142 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 106 ; 146 ; 6 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;; 107 ; ; -- ; VCCA2 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 108 ; ; ; GNDA2 ; gnd ; ; ; -- ; ; -- ; -- ;; 109 ; ; ; VCCD_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ;; 110 ; 152 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 111 ; 154 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 112 ; 155 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 113 ; 156 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 114 ; 157 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 115 ; 158 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 116 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; 117 ; ; 7 ; VCCIO7 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 118 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 119 ; 163 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 120 ; 164 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 121 ; 165 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 122 ; ; 7 ; VCCIO7 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 123 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 124 ; 173 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 125 ; 174 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 126 ; 175 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 127 ; 176 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 128 ; 177 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 129 ; 178 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 130 ; ; 8 ; VCCIO8 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 131 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 132 ; 181 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 133 ; 182 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 134 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ;; 135 ; 185 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 136 ; 187 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 137 ; 190 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 138 ; 191 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 139 ; ; 8 ; VCCIO8 ; power ; ; 2.5V ; -- ; ; -- ; -- ;; 140 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;; 141 ; 195 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 142 ; 201 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 143 ; 202 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; 144 ; 203 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;; EPAD ; ; ; GND ; ; ; ; -- ; ; -- ; -- ;+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+Note: Pin directions (input, output or bidir) are based on device operating in user mode.+-------------------------------------------------------------------------------+; Output Pin Default Load For Reported TCO ;+----------------------------------+-------+------------------------------------+; I/O Standard ; Load ; Termination Resistance ;+----------------------------------+-------+------------------------------------+; 3.0-V LVTTL ; 0 pF ; Not Available ;; 3.3-V LVTTL ; 0 pF ; Not Available ;; 3.0-V LVCMOS ; 0 pF ; Not Available ;; 3.3-V LVCMOS ; 0 pF ; Not Available ;; 3.0-V PCI ; 10 pF ; Not Available ;; 3.0-V PCI-X ; 10 pF ; Not Available ;; 2.5 V ; 0 pF ; Not Available ;; 1.8 V ; 0 pF ; Not Available ;; 1.5 V ; 0 pF ; Not Available ;; 1.2 V ; 0 pF ; Not Available ;; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;; Differential 2.5-V SSTL Class I ; 0 pF ; (See SSTL-2) ;; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ;; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ;; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ;; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ;; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ;; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ;; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ;; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ;; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ;; 1.2-V HSTL Class I ; 0 pF ; Not Available ;; Differential 1.2-V HSTL Class I ; 0 pF ; Not Available ;; 1.2-V HSTL Class II ; 0 pF ; Not Available ;; Differential 1.2-V HSTL Class II ; 0 pF ; Not Available ;; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ;; LVDS ; 0 pF ; 100 Ohm (Differential) ;; LVDS_E_3R ; 0 pF ; Not Available ;; RSDS ; 0 pF ; 100 Ohm (Differential) ;; RSDS_E_1R ; 0 pF ; Not Available ;; RSDS_E_3R ; 0 pF ; Not Available ;; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ;; mini-LVDS_E_3R ; 0 pF ; Not Available ;; PPDS ; 0 pF ; Not Available ;; PPDS_E_3R ; 0 pF ; Not Available ;; Bus LVDS ; 0 pF ; Not Available ;+----------------------------------+-------+------------------------------------+Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Fitter Resource Utilization by Entity ;+-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-------------------------------------------------------------------------------------------------------------------+--------------+; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M9Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ;+-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-------------------------------------------------------------------------------------------------------------------+--------------+; |CPU ; 4884 (1) ; 494 (0) ; 0 (0) ; 147456 ; 18 ; 1 ; 1 ; 0 ; 12 ; 0 ; 4390 (1) ; 30 (0) ; 464 (0) ; |CPU ; work ;; |altsyncram1:File_Registers| ; 0 (0) ; 0 (0) ; 0 (0) ; 16384 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |CPU|altsyncram1:File_Registers ; work ;; |altsyncram:altsyncram_component| ; 0 (0) ; 0 (0) ; 0 (0) ; 16384 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |CPU|altsyncram1:File_Registers|altsyncram:altsyncram_component ; work ;; |altsyncram_t2b1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 16384 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |CPU|altsyncram1:File_Registers|altsyncram:altsyncram_component|altsyncram_t2b1:auto_generated ; work ;; |altsyncram2:Program_Memory| ; 10 (0) ; 1 (0) ; 0 (0) ; 131072 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 9 (0) ; 0 (0) ; 1 (0) ; |CPU|altsyncram2:Program_Memory ; work ;; |altsyncram:altsyncram_component| ; 10 (0) ; 1 (0) ; 0 (0) ; 131072 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 9 (0) ; 0 (0) ; 1 (0) ; |CPU|altsyncram2:Program_Memory|altsyncram:altsyncram_component ; work ;; |altsyncram_7le1:auto_generated| ; 10 (1) ; 1 (1) ; 0 (0) ; 131072 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 9 (0) ; 0 (0) ; 1 (0) ; |CPU|altsyncram2:Program_Memory|altsyncram:altsyncram_component|altsyncram_7le1:auto_generated ; work ;; |decode_jsa:decode3| ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; |CPU|altsyncram2:Program_Memory|altsyncram:altsyncram_component|altsyncram_7le1:auto_generated|decode_jsa:decode3 ; work ;; |mux_3nb:mux2| ; 8 (8) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 7 (7) ; 0 (0) ; 1 (1) ; |CPU|altsyncram2:Program_Memory|altsyncram:altsyncram_component|altsyncram_7le1:auto_generated|mux_3nb:mux2 ; work ;; |fpz8_cpu_v1:inst| ; 4873 (4873) ; 493 (493) ; 0 (0) ; 0 ; 0 ; 1 ; 1 ; 0 ; 0 ; 0 ; 4380 (4380) ; 30 (30) ; 463 (463) ; |CPU|fpz8_cpu_v1:inst ; work ;; |lpm_mult:Mult0| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |CPU|fpz8_cpu_v1:inst|lpm_mult:Mult0 ; work ;; |mult_aat:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |CPU|fpz8_cpu_v1:inst|lpm_mult:Mult0|mult_aat:auto_generated ; work ;+-------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+-------------------------------------------------------------------------------------------------------------------+--------------+Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy.+------------------------------------------------------------------------------------------+; Delay Chain Summary ;+----------+----------+---------------+---------------+-----------------------+-----+------+; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; TCOE ;+----------+----------+---------------+---------------+-----------------------+-----+------+; CLOCK ; Input ; (0) 0 ps ; -- ; -- ; -- ; -- ;; RESET ; Input ; (0) 0 ps ; -- ; -- ; -- ; -- ;; DBG_RX ; Input ; (0) 0 ps ; -- ; -- ; -- ; -- ;; DBG_TX ; Output ; -- ; -- ; -- ; -- ; -- ;; PAOUT[7] ; Output ; -- ; -- ; -- ; -- ; -- ;; PAOUT[6] ; Output ; -- ; -- ; -- ; -- ; -- ;; PAOUT[5] ; Output ; -- ; -- ; -- ; -- ; -- ;; PAOUT[4] ; Output ; -- ; -- ; -- ; -- ; -- ;; PAOUT[3] ; Output ; -- ; -- ; -- ; -- ; -- ;; PAOUT[2] ; Output ; -- ; -- ; -- ; -- ; -- ;; PAOUT[1] ; Output ; -- ; -- ; -- ; -- ; -- ;; PAOUT[0] ; Output ; -- ; -- ; -- ; -- ; -- ;+----------+----------+---------------+---------------+-----------------------+-----+------++---------------------------------------------------+; Pad To Core Delay Chain Fanout ;+---------------------+-------------------+---------+; Source Pin / Fanout ; Pad To Core Index ; Setting ;+---------------------+-------------------+---------+; CLOCK ; ; ;; RESET ; ; ;; DBG_RX ; ; ;+---------------------+-------------------+---------++------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Control Signals ;+-------------------------------------------------------------------------------------------------------------------------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+; Name ; Location ; Fan-Out ; Usage ; Global ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;+-------------------------------------------------------------------------------------------------------------------------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------+; CLOCK ; PIN_24 ; 512 ; Clock ; yes ; Global Clock ; GCLK4 ; -- ;; RESET ; PIN_88 ; 185 ; Async. clear ; yes ; Global Clock ; GCLK8 ; -- ;; altsyncram2:Program_Memory|altsyncram:altsyncram_component|altsyncram_7le1:auto_generated|decode_jsa:decode3|eq_node[0] ; LCCOMB_X25_Y17_N4 ; 8 ; Write enable ; no ; -- ; -- ; -- ;; altsyncram2:Program_Memory|altsyncram:altsyncram_component|altsyncram_7le1:auto_generated|decode_jsa:decode3|eq_node[1] ; LCCOMB_X19_Y16_N26 ; 8 ; Write enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|ALU_FLAGS.C~7 ; LCCOMB_X17_Y15_N22 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|CPU_FLAGS.F1~8 ; LCCOMB_X10_Y12_N30 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|CPU_FLAGS.H~1 ; LCCOMB_X10_Y12_N22 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|CPU_STATE~392 ; LCCOMB_X23_Y10_N8 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|DBG_UART~45 ; LCCOMB_X29_Y12_N16 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|DBG_UART~59 ; LCCOMB_X22_Y13_N30 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Equal0~0 ; LCCOMB_X22_Y14_N12 ; 120 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|FCTL[0]~10 ; LCCOMB_X11_Y12_N2 ; 2 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|IAB[0]~37 ; LCCOMB_X21_Y17_N30 ; 7 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|IAB[13] ; FF_X21_Y17_N5 ; 20 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|IAB[13]~33 ; LCCOMB_X21_Y17_N16 ; 6 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|IRQ0ENH[4]~2 ; LCCOMB_X9_Y10_N24 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|IRQ0ENL[4]~2 ; LCCOMB_X9_Y10_N6 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|MAB[11]~262 ; LCCOMB_X16_Y5_N14 ; 3 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|MAB[3]~471 ; LCCOMB_X18_Y5_N12 ; 3 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|MAB[7]~396 ; LCCOMB_X18_Y5_N0 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|MODB[0]~0 ; LCCOMB_X11_Y12_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|PAOUT[7]~15 ; LCCOMB_X10_Y11_N16 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|RP[0]~46 ; LCCOMB_X9_Y10_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|RXSYNC1 ; FF_X19_Y11_N29 ; 18 ; Sync. clear ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|SP[0]~77 ; LCCOMB_X9_Y11_N26 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|SP[8]~80 ; LCCOMB_X9_Y11_N14 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector121~0 ; LCCOMB_X21_Y14_N20 ; 141 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector131~0 ; LCCOMB_X17_Y11_N4 ; 31 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector153~0 ; LCCOMB_X18_Y10_N20 ; 24 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector164~0 ; LCCOMB_X17_Y11_N12 ; 25 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector192~7 ; LCCOMB_X32_Y11_N12 ; 9 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector197~7 ; LCCOMB_X32_Y11_N24 ; 9 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector205~10 ; LCCOMB_X32_Y11_N26 ; 9 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector215~6 ; LCCOMB_X32_Y11_N28 ; 9 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector227~9 ; LCCOMB_X33_Y11_N22 ; 10 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector230~9 ; LCCOMB_X32_Y11_N16 ; 10 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector238~4 ; LCCOMB_X33_Y11_N16 ; 10 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|Selector247~4 ; LCCOMB_X33_Y11_N30 ; 10 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DBG_CMD.DBG_WAIT_CMD~0 ; LCCOMB_X19_Y18_N2 ; 207 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DBG_UART.BITTIMERX[7]~1 ; LCCOMB_X33_Y12_N0 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DBG_UART.RXSHIFTREG[8]~0 ; LCCOMB_X31_Y15_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DBG_UART.RX_STATE.DBGST_RECEIVING ; FF_X32_Y12_N19 ; 18 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DBG_UART.SIZE[0]~2 ; LCCOMB_X29_Y17_N24 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DBG_UART.SIZE[4]~1 ; LCCOMB_X30_Y17_N10 ; 8 ; Sync. load ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DBG_UART.SIZE[8]~2 ; LCCOMB_X30_Y16_N18 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DBG_UART.TXCNT[0]~0 ; LCCOMB_X31_Y12_N20 ; 12 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DBG_UART.TX_DATA[1]~9 ; LCCOMB_X30_Y13_N28 ; 5 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DEST_ADDR16[15]~8 ; LCCOMB_X26_Y13_N6 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DEST_ADDR16[2]~1 ; LCCOMB_X19_Y11_N18 ; 153 ; Sync. clear ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DEST_ADDR16[7]~3 ; LCCOMB_X26_Y13_N24 ; 8 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DEST_ADDR[11]~2 ; LCCOMB_X12_Y4_N28 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DEST_ADDR[3]~45 ; LCCOMB_X11_Y7_N20 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:DEST_ADDR[7]~65 ; LCCOMB_X13_Y8_N16 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:RESULT[3]~3 ; LCCOMB_X17_Y10_N24 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;; fpz8_cpu_v1:inst|\main:RESULT[7]~1 ; LCCOMB_X17_Y10_N2 ; 4 ; Clock enable ; no ; -- ; -- ; -- ;; inst8 ; LCCOMB_X12_Y12_N10 ; 2 ; Write enable ; no ; -- ; -- ; -- ;+-------------------------------------------------------------------------------------------------------------------------+--------------------+---------+--------------+--------+----------------------+------------------+---------------------------++-----------------------------------------------------------------------------------------------------------------------------------------+; Global & Other Fast Signals ;+-------+----------+---------+--------------------------------------+----------------------+------------------+---------------------------+; Name ; Location ; Fan-Out ; Fan-Out Using Intentional Clock Skew ; Global Resource Used ; Global Line Name ; Enable Signal Source Name ;+-------+----------+---------+--------------------------------------+----------------------+------------------+---------------------------+; CLOCK ; PIN_24 ; 512 ; 0 ; Global Clock ; GCLK4 ; -- ;; RESET ; PIN_88 ; 185 ; 0 ; Global Clock ; GCLK8 ; -- ;+-------+----------+---------+--------------------------------------+----------------------+------------------+---------------------------++-----------------------------------------------------------------+; Non-Global High Fan-Out Signals ;+-------------------------------------------------------+---------+; Name ; Fan-Out ;+-------------------------------------------------------+---------+; fpz8_cpu_v1:inst|Mux34~32 ; 212 ;; fpz8_cpu_v1:inst|\main:DBG_CMD.DBG_WAIT_CMD~0 ; 207 ;; fpz8_cpu_v1:inst|Mux36~6 ; 181 ;; fpz8_cpu_v1:inst|\main:DEST_ADDR16[2]~1 ; 153 ;; fpz8_cpu_v1:inst|Mux37~6 ; 150 ;; fpz8_cpu_v1:inst|Mux31~6 ; 143 ;; fpz8_cpu_v1:inst|Selector121~0 ; 141 ;; fpz8_cpu_v1:inst|Mux35~6 ; 126 ;; fpz8_cpu_v1:inst|Mux30~18 ; 125 ;; fpz8_cpu_v1:inst|IQUEUE~0 ; 123 ;; fpz8_cpu_v1:inst|Equal0~0 ; 120 ;; fpz8_cpu_v1:inst|Mux32~6 ; 120 ;; fpz8_cpu_v1:inst|\main:DBG_UART.RX_STATE.DBGST_NOSYNC ; 120 ;; fpz8_cpu_v1:inst|LessThan3~0 ; 116 ;; fpz8_cpu_v1:inst|LessThan2~0 ; 103 ;; fpz8_cpu_v1:inst|Mux33~6 ; 95 ;; fpz8_cpu_v1:inst|\main:DBG_UART.SIZE[0]~0 ; 77 ;; fpz8_cpu_v1:inst|\main:TEMP_OP[0] ; 73 ;; fpz8_cpu_v1:inst|MAB~77 ; 70 ;; fpz8_cpu_v1:inst|Selector353~11 ; 69 ;; fpz8_cpu_v1:inst|Selector157~3 ; 69 ;; fpz8_cpu_v1:inst|\main:TEMP_OP[3] ; 68 ;; fpz8_cpu_v1:inst|main~23 ; 66 ;; fpz8_cpu_v1:inst|CPU_STATE~127 ; 58 ;; fpz8_cpu_v1:inst|IQUEUE~2 ; 55 ;; fpz8_cpu_v1:inst|DATAREAD~6 ; 50 ;; fpz8_cpu_v1:inst|Mux45~1 ; 48 ;; fpz8_cpu_v1:inst|\main:TEMP_OP[1] ; 47 ;; fpz8_cpu_v1:inst|Selector148~0 ; 47 ;; fpz8_cpu_v1:inst|\main:TEMP_OP[2] ; 46 ;; fpz8_cpu_v1:inst|\main:DBG_UART.SIZE[1]~0 ; 45 ;; fpz8_cpu_v1:inst|DATAREAD~43 ; 45 ;; fpz8_cpu_v1:inst|DATAREAD~37 ; 45 ;; fpz8_cpu_v1:inst|IQUEUE~3 ; 45 ;; fpz8_cpu_v1:inst|DATAREAD~49 ; 44 ;; fpz8_cpu_v1:inst|Equal13~2 ; 43 ;; fpz8_cpu_v1:inst|\main:DBG_UART.SIZE[2]~0 ; 43 ;; fpz8_cpu_v1:inst|Mux38~1 ; 43 ;; fpz8_cpu_v1:inst|Mux485~5 ; 42 ;; fpz8_cpu_v1:inst|DATAREAD~55 ; 42 ;; fpz8_cpu_v1:inst|\main:DBG_UART.SIZE[4]~0 ; 42 ;; fpz8_cpu_v1:inst|\main:DBG_UART.SIZE[3]~0 ; 41 ;; fpz8_cpu_v1:inst|\main:DEST_ADDR[6]~0 ; 40 ;; fpz8_cpu_v1:inst|\main:DEST_ADDR[4]~0 ; 39 ;; fpz8_cpu_v1:inst|\main:DEST_ADDR[5]~0 ; 39 ;; fpz8_cpu_v1:inst|\main:IQUEUE.FETCH_STATE ; 38 ;; fpz8_cpu_v1:inst|Selector13~3 ; 37 ;; fpz8_cpu_v1:inst|\main:WORD_DATA ; 37 ;; fpz8_cpu_v1:inst|Selector143~0 ; 36 ;; fpz8_cpu_v1:inst|Selector157~6 ; 35 ;+-------------------------------------------------------+---------++--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Fitter RAM Summary ;+------------------------------------------------------------------------------------------------------+------+-------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Name ; Type ; Mode ; Clock Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M9Ks ; MIF ; Location ;+------------------------------------------------------------------------------------------------------+------+-------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; altsyncram1:File_Registers|altsyncram:altsyncram_component|altsyncram_t2b1:auto_generated|ALTSYNCRAM ; AUTO ; Single Port ; Single Clock ; 2048 ; 8 ; -- ; -- ; yes ; no ; -- ; -- ; 16384 ; 2048 ; 8 ; -- ; -- ; 16384 ; 2 ; None ; M9K_X15_Y9_N0, M9K_X15_Y11_N0 ;; altsyncram2:Program_Memory|altsyncram:altsyncram_component|altsyncram_7le1:auto_generated|ALTSYNCRAM ; AUTO ; Single Port ; Single Clock ; 16384 ; 8 ; -- ; -- ; yes ; no ; -- ; -- ; 131072 ; 16384 ; 8 ; -- ; -- ; 131072 ; 16 ; ../../vhdl/fpz8/FPZ8_test.mif ; M9K_X15_Y8_N0, M9K_X15_Y7_N0, M9K_X15_Y10_N0, M9K_X27_Y17_N0, M9K_X27_Y9_N0, M9K_X15_Y6_N0, M9K_X27_Y10_N0, M9K_X27_Y6_N0, M9K_X27_Y15_N0, M9K_X27_Y11_N0, M9K_X27_Y13_N0, M9K_X27_Y12_N0, M9K_X27_Y7_N0, M9K_X27_Y8_N0, M9K_X27_Y14_N0, M9K_X27_Y16_N0 ;+------------------------------------------------------------------------------------------------------+------+-------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+--------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+-------------------------------+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section.RAM content values are presented in the following format: (Binary) (Octal) (Decimal) (Hexadecimal)+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; |CPU|altsyncram2:Program_Memory|altsyncram:altsyncram_component|altsyncram_7le1:auto_generated|ALTSYNCRAM ;+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; Addr ; +0 ; +1 ; +2 ; +3 ; +4 ; +5 ; +6 ; +7 ;+----------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+------------------------------+;0;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(00000000) (0) (0) (00) ;(00111001) (71) (57) (39) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;;8;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;;16;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;;24;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;;32;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;;40;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;;48;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;(11111111) (377) (255) (FF) ;;56;(10101111) (257) (175) (AF) ;(00000001) (1) (1) (01) ;(00000000) (0) (0) (00) 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(E2) ;(10000000) (200) (128) (80) ;;96;(11100000) (340) (224) (E0) ;(11101011) (353) (235) (EB) ;(11110111) (367) (247) (F7) ;(00001100) (14) (12) (0C) ;(00000001) (1) (1) (01) ;(00011100) (34) (28) (1C) ;(00100110) (46) (38) (26) ;(00111100) (74) (60) (3C) ;;104;(00010101) (25) (21) (15) ;(01001100) (114) (76) (4C) ;(00100101) (45) (37) (25) ;(10001011) (213) (139) (8B) ;(00000010) (2) (2) (02) ;(11000011) (303) (195) (C3) ;(01000000) (100) (64) (40) ;(00111010) (72) (58) (3A) ;;112;(11111100) (374) (252) (FC) ;(00001100) (14) (12) (0C) ;(00000000) (0) (0) (00) ;(00011100) (34) (28) (1C) ;(00000000) (0) (0) (00) ;(00101100) (54) (44) (2C) ;(00000000) (0) (0) (00) ;(00111100) (74) (60) (3C) ;;120;(00000000) (0) (0) (00) ;(01001100) (114) (76) (4C) ;(00000000) (0) (0) (00) ;(01011100) (134) (92) (5C) ;(00000001) (1) (1) (01) ;(10001011) (213) (139) (8B) ;(00001001) (11) (9) (09) ;(11000010) (302) (194) (C2) ;;128;(01100010) (142) (98) (62) ;(10010110) (226) (150) (96) ;(11100110) (346) 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30 ;; Signed Embedded Multipliers ; 0 ; -- ; -- ;; Unsigned Embedded Multipliers ; 1 ; -- ; -- ;; Mixed Sign Embedded Multipliers ; 0 ; -- ; -- ;; Variable Sign Embedded Multipliers ; 0 ; -- ; -- ;; Dedicated Input Shift Register Chains ; 0 ; -- ; -- ;+---------------------------------------+-------------+---------------------+-------------------++--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; DSP Block Details ;+----------------------------------------------------------------------+---------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+; Name ; Mode ; Location ; Sign Representation ; Has Input Shift Register Chain ; Data A Input Register ; Data B Input Register ; Pipeline Register ; Output Register ;+----------------------------------------------------------------------+---------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+; fpz8_cpu_v1:inst|lpm_mult:Mult0|mult_aat:auto_generated|mac_out2 ; Simple Multiplier (9-bit) ; DSPOUT_X20_Y13_N2 ; ; No ; ; ; ; no ;; fpz8_cpu_v1:inst|lpm_mult:Mult0|mult_aat:auto_generated|mac_mult1 ; ; DSPMULT_X20_Y13_N0 ; Unsigned ; ; no ; no ; no ; ;+----------------------------------------------------------------------+---------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------++------------------------------------------------------+; Interconnect Usage Summary ;+----------------------------+-------------------------+; Interconnect Resource Type ; Usage ;+----------------------------+-------------------------+; Block interconnects ; 8,596 / 32,401 ( 27 % ) ;; C16 interconnects ; 82 / 1,326 ( 6 % ) ;; C4 interconnects ; 4,906 / 21,816 ( 22 % ) ;; Direct links ; 786 / 32,401 ( 2 % ) ;; Global clocks ; 2 / 10 ( 20 % ) ;; Local interconnects ; 2,707 / 10,320 ( 26 % ) ;; R24 interconnects ; 140 / 1,289 ( 11 % ) ;; R4 interconnects ; 5,367 / 28,186 ( 19 % ) ;+----------------------------+-------------------------++-----------------------------------------------------------------------------+; LAB Logic Elements ;+---------------------------------------------+-------------------------------+; Number of Logic Elements (Average = 14.32) ; Number of LABs (Total = 341) ;+---------------------------------------------+-------------------------------+; 1 ; 3 ;; 2 ; 2 ;; 3 ; 0 ;; 4 ; 3 ;; 5 ; 3 ;; 6 ; 0 ;; 7 ; 5 ;; 8 ; 4 ;; 9 ; 5 ;; 10 ; 11 ;; 11 ; 7 ;; 12 ; 11 ;; 13 ; 18 ;; 14 ; 28 ;; 15 ; 63 ;; 16 ; 178 ;+---------------------------------------------+-------------------------------++--------------------------------------------------------------------+; LAB-wide Signals ;+------------------------------------+-------------------------------+; LAB-wide Signals (Average = 1.30) ; Number of LABs (Total = 341) ;+------------------------------------+-------------------------------+; 1 Async. clear ; 77 ;; 1 Clock ; 170 ;; 1 Clock enable ; 126 ;; 1 Sync. clear ; 1 ;; 1 Sync. load ; 39 ;; 2 Clock enables ; 32 ;+------------------------------------+-------------------------------++------------------------------------------------------------------------------+; LAB Signals Sourced ;+----------------------------------------------+-------------------------------+; Number of Signals Sourced (Average = 15.76) ; Number of LABs (Total = 341) ;+----------------------------------------------+-------------------------------+; 0 ; 0 ;; 1 ; 3 ;; 2 ; 2 ;; 3 ; 0 ;; 4 ; 1 ;; 5 ; 0 ;; 6 ; 3 ;; 7 ; 4 ;; 8 ; 5 ;; 9 ; 4 ;; 10 ; 6 ;; 11 ; 8 ;; 12 ; 8 ;; 13 ; 9 ;; 14 ; 15 ;; 15 ; 41 ;; 16 ; 118 ;; 17 ; 39 ;; 18 ; 23 ;; 19 ; 19 ;; 20 ; 10 ;; 21 ; 8 ;; 22 ; 4 ;; 23 ; 2 ;; 24 ; 3 ;; 25 ; 2 ;; 26 ; 2 ;; 27 ; 2 ;+----------------------------------------------+-------------------------------++---------------------------------------------------------------------------------+; LAB Signals Sourced Out ;+-------------------------------------------------+-------------------------------+; Number of Signals Sourced Out (Average = 8.70) ; Number of LABs (Total = 341) ;+-------------------------------------------------+-------------------------------+; 0 ; 0 ;; 1 ; 5 ;; 2 ; 4 ;; 3 ; 7 ;; 4 ; 24 ;; 5 ; 30 ;; 6 ; 35 ;; 7 ; 35 ;; 8 ; 32 ;; 9 ; 35 ;; 10 ; 31 ;; 11 ; 32 ;; 12 ; 18 ;; 13 ; 15 ;; 14 ; 10 ;; 15 ; 9 ;; 16 ; 16 ;; 17 ; 1 ;; 18 ; 0 ;; 19 ; 1 ;; 20 ; 1 ;+-------------------------------------------------+-------------------------------++------------------------------------------------------------------------------+; LAB Distinct Inputs ;+----------------------------------------------+-------------------------------+; Number of Distinct Inputs (Average = 23.68) ; Number of LABs (Total = 341) ;+----------------------------------------------+-------------------------------+; 0 ; 0 ;; 1 ; 0 ;; 2 ; 2 ;; 3 ; 1 ;; 4 ; 1 ;; 5 ; 1 ;; 6 ; 0 ;; 7 ; 0 ;; 8 ; 0 ;; 9 ; 2 ;; 10 ; 3 ;; 11 ; 4 ;; 12 ; 5 ;; 13 ; 5 ;; 14 ; 3 ;; 15 ; 6 ;; 16 ; 11 ;; 17 ; 21 ;; 18 ; 14 ;; 19 ; 8 ;; 20 ; 14 ;; 21 ; 16 ;; 22 ; 16 ;; 23 ; 17 ;; 24 ; 27 ;; 25 ; 19 ;; 26 ; 22 ;; 27 ; 22 ;; 28 ; 15 ;; 29 ; 15 ;; 30 ; 9 ;; 31 ; 13 ;; 32 ; 29 ;; 33 ; 11 ;; 34 ; 9 ;+----------------------------------------------+-------------------------------++------------------------------------------+; I/O Rules Summary ;+----------------------------------+-------+; I/O Rules Statistic ; Total ;+----------------------------------+-------+; Total I/O Rules ; 30 ;; Number of I/O Rules Passed ; 12 ;; Number of I/O Rules Failed ; 0 ;; Number of I/O Rules Unchecked ; 0 ;; Number of I/O Rules Inapplicable ; 18 ;+----------------------------------+-------++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; I/O Rules Details ;+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+; Status ; ID ; Category ; Rule Description ; Severity ; Information ; Area ; Extra Information ;+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------+; Pass ; IO_000001 ; Capacity Checks ; Number of pins in an I/O bank should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;; Inapplicable ; IO_000002 ; Capacity Checks ; Number of clocks in an I/O bank should not exceed the number of clocks available. ; Critical ; No Global Signal assignments found. ; I/O ; ;; Pass ; IO_000003 ; Capacity Checks ; Number of pins in a Vrefgroup should not exceed the number of locations available. ; Critical ; 0 such failures found. ; I/O ; ;; Inapplicable ; IO_000004 ; Voltage Compatibility Checks ; The I/O bank should support the requested VCCIO. ; Critical ; No IOBANK_VCCIO assignments found. ; I/O ; ;; Inapplicable ; IO_000005 ; Voltage Compatibility Checks ; The I/O bank should not have competing VREF values. ; Critical ; No VREF I/O Standard assignments found. ; I/O ; ;; Pass ; IO_000006 ; Voltage Compatibility Checks ; The I/O bank should not have competing VCCIO values. ; Critical ; 0 such failures found. ; I/O ; ;; Pass ; IO_000007 ; Valid Location Checks ; Checks for unavailable locations. ; Critical ; 0 such failures found. ; I/O ; ;; Inapplicable ; IO_000008 ; Valid Location Checks ; Checks for reserved locations. ; Critical ; No reserved LogicLock region found. ; I/O ; ;; Pass ; IO_000009 ; I/O Properties Checks for One I/O ; The location should support the requested I/O standard. ; Critical ; 0 such failures found. ; I/O ; ;; Pass ; IO_000010 ; I/O Properties Checks for One I/O ; The location should support the requested I/O direction. ; Critical ; 0 such failures found. ; I/O ; ;; Inapplicable ; IO_000011 ; I/O Properties Checks for One I/O ; The location should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ;; Pass ; IO_000012 ; I/O Properties Checks for One I/O ; The location should support the requested On Chip Termination value. ; Critical ; 0 such failures found. ; I/O ; ;; Inapplicable ; IO_000013 ; I/O Properties Checks for One I/O ; The location should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ;; Inapplicable ; IO_000014 ; I/O Properties Checks for One I/O ; The location should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ;; Pass ; IO_000015 ; I/O Properties Checks for One I/O ; The location should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ;; Inapplicable ; IO_000018 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Current Strength. ; Critical ; No Current Strength assignments found. ; I/O ; ;; Pass ; IO_000019 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested On Chip Termination value. ; Critical ; 0 such failures found. ; I/O ; ;; Pass ; IO_000020 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested PCI Clamp Diode. ; Critical ; 0 such failures found. ; I/O ; ;; Inapplicable ; IO_000021 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Weak Pull Up value. ; Critical ; No Weak Pull-Up Resistor assignments found. ; I/O ; ;; Inapplicable ; IO_000022 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Bus Hold value. ; Critical ; No Enable Bus-Hold Circuitry assignments found. ; I/O ; ;; Inapplicable ; IO_000023 ; I/O Properties Checks for One I/O ; The I/O standard should support the Open Drain value. ; Critical ; No open drain assignments found. ; I/O ; ;; Pass ; IO_000024 ; I/O Properties Checks for One I/O ; The I/O direction should support the On Chip Termination value. ; Critical ; 0 such failures found. ; I/O ; ;; Inapplicable ; IO_000026 ; I/O Properties Checks for One I/O ; On Chip Termination and Current Strength should not be used at the same time. ; Critical ; No Current Strength assignments found. ; I/O ; ;; Inapplicable ; IO_000027 ; I/O Properties Checks for One I/O ; Weak Pull Up and Bus Hold should not be used at the same time. ; Critical ; No Enable Bus-Hold Circuitry or Weak Pull-Up Resistor assignments found. ; I/O ; ;; Inapplicable ; IO_000045 ; I/O Properties Checks for One I/O ; The I/O standard should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ;; Inapplicable ; IO_000046 ; I/O Properties Checks for One I/O ; The location should support the requested Slew Rate value. ; Critical ; No Slew Rate assignments found. ; I/O ; ;; Inapplicable ; IO_000047 ; I/O Properties Checks for One I/O ; On Chip Termination and Slew Rate should not be used at the same time. ; Critical ; No Slew Rate assignments found. ; I/O ; ;; Pass ; IO_000033 ; Electromigration Checks ; Current density for consecutive I/Os should not exceed 240mA for row I/Os and 240mA for column I/Os. ; Critical ; 0 such failures found. ; I/O ; ;; Inapplicable ; IO_000034 ; SI Related Distance Checks ; Single-ended outputs should be 5 LAB row(s) away from a differential I/O. ; High ; No Differential I/O Standard assignments found. ; I/O ; ;; Inapplicable ; IO_000042 ; SI Related SSO Limit Checks ; No more than 20 outputs are allowed in a VREF group when VREF is being read from. ; High ; No VREF I/O Standard assignments found. ; I/O ; ;; ---- ; ---- ; Disclaimer ; OCT rules are checked but not reported. ; None ; ---- ; On Chip Termination ; ;+--------------+-----------+-----------------------------------+------------------------------------------------------------------------------------------------------+----------+--------------------------------------------------------------------------+---------------------+-------------------++-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+; I/O Rules Matrix ;+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+; Pin/Rules ; IO_000001 ; IO_000002 ; IO_000003 ; IO_000004 ; IO_000005 ; IO_000006 ; IO_000007 ; IO_000008 ; IO_000009 ; IO_000010 ; IO_000011 ; IO_000012 ; IO_000013 ; IO_000014 ; IO_000015 ; IO_000018 ; IO_000019 ; IO_000020 ; IO_000021 ; IO_000022 ; IO_000023 ; IO_000024 ; IO_000026 ; IO_000027 ; IO_000045 ; IO_000046 ; IO_000047 ; IO_000033 ; IO_000034 ; IO_000042 ;+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------+; Total Pass ; 12 ; 0 ; 12 ; 0 ; 0 ; 12 ; 12 ; 0 ; 12 ; 12 ; 0 ; 9 ; 0 ; 0 ; 3 ; 0 ; 9 ; 3 ; 0 ; 0 ; 0 ; 9 ; 0 ; 0 ; 0 ; 0 ; 0 ; 12 ; 0 ; 0 ;; Total Unchecked ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;; Total Inapplicable ; 0 ; 12 ; 0 ; 12 ; 12 ; 0 ; 0 ; 12 ; 0 ; 0 ; 12 ; 3 ; 12 ; 12 ; 9 ; 12 ; 3 ; 9 ; 12 ; 12 ; 12 ; 3 ; 12 ; 12 ; 12 ; 12 ; 12 ; 0 ; 12 ; 12 ;; Total Fail ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;; DBG_TX ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;; PAOUT[7] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;; PAOUT[6] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;; PAOUT[5] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;; PAOUT[4] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;; PAOUT[3] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;; PAOUT[2] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;; PAOUT[1] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;; PAOUT[0] ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;; CLOCK ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;; RESET ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;; DBG_RX ; Pass ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Pass ; Inapplicable ; Pass ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Inapplicable ; Pass ; Inapplicable ; Inapplicable ;+--------------------+-----------+--------------+-----------+--------------+--------------+-----------+-----------+--------------+-----------+-----------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+--------------+-----------+--------------+--------------++-------------------------------------------------------------------------+; Fitter Device Options ;+----------------------------------------------+--------------------------+; Option ; Setting ;+----------------------------------------------+--------------------------+; Enable user-supplied start-up clock (CLKUSR) ; Off ;; Enable device-wide reset (DEV_CLRn) ; Off ;; Enable device-wide output enable (DEV_OE) ; Off ;; Enable INIT_DONE output ; Off ;; Configuration scheme ; Active Serial ;; Error detection CRC ; Off ;; Enable Open Drain on CRC Error pin ; Off ;; Configuration Voltage Level ; Auto ;; Force Configuration Voltage Level ; Off ;; nCEO ; As output driving ground ;; Data[0] ; As input tri-stated ;; Data[1]/ASDO ; As input tri-stated ;; Data[7..2] ; Unreserved ;; FLASH_nCE/nCSO ; As input tri-stated ;; Other Active Parallel pins ; Unreserved ;; DCLK ; As output driving ground ;; Base pin-out file on sameframe device ; Off ;+----------------------------------------------+--------------------------++------------------------------------+; Operating Settings and Conditions ;+---------------------------+--------+; Setting ; Value ;+---------------------------+--------+; Nominal Core Voltage ; 1.20 V ;+---------------------------+--------++------------------------------------------------------------+; Estimated Delay Added for Hold Timing ;+-----------------+----------------------+-------------------+; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ;+-----------------+----------------------+-------------------++-----------------+; Fitter Messages ;+-----------------+Info: *******************************************************************Info: Running Quartus II FitterInfo: Version 9.1 Build 350 03/24/2010 Service Pack 2 SJ Web EditionInfo: Processing started: Fri Nov 11 10:24:15 2016Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off FPz8 -c FPz8_Cyclone_IVInfo: Selected device EP4CE6E22C8 for design "FPz8_Cyclone_IV"Info: Core supply voltage is 1.2VInfo: Low junction temperature is 0 degrees CInfo: High junction temperature is 85 degrees CInfo: Fitter is performing a Standard Fit compilation using maximum Fitter effort to optimize design performanceWarning: Feature LogicLock is only available with a valid subscription license. Please purchase a software subscription to gain full access to this feature.Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devicesInfo: Device EP4CE10E22C8 is compatibleInfo: Device EP4CE15E22C8 is compatibleInfo: Device EP4CE22E22C8 is compatibleInfo: Fitter converted 5 user pins into dedicated programming pinsInfo: Pin ~ALTERA_ASDO_DATA1~ is reserved at location 6Info: Pin ~ALTERA_FLASH_nCE_nCSO~ is reserved at location 8Info: Pin ~ALTERA_DCLK~ is reserved at location 12Info: Pin ~ALTERA_DATA0~ is reserved at location 13Info: Pin ~ALTERA_nCEO~ is reserved at location 101Warning: Some pins have incomplete I/O assignments. Refer to the I/O Assignment Warnings report for detailsInfo: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements.Info: Timing-driven compilation is using the TimeQuest Timing AnalyzerInfo: Reading SDC File: 'FPz8_Cyclone_IV.out.sdc'Info: Deriving ClocksInfo: create_clock -period 1.000 -name CLOCK CLOCKInfo: Clock uncertainty calculation is delayed until the next update_timing_netlist callInfo: The derive_clock_uncertainty command did not apply clock uncertainty to any clock-to-clock transfers.Info: Detected timing requirements -- optimizing circuit to achieve only the specified requirementsInfo: Found 1 clocksInfo: Period Clock NameInfo: ======== ============Info: 1.000 CLOCKInfo: Automatically promoted node CLOCK~input (placed in PIN 24 (CLK2, DIFFCLK_1p))Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G4Info: Automatically promoted node RESET~input (placed in PIN 88 (CLK7, DIFFCLK_3n))Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G8Info: Following destination nodes may be non-global or may not use global or regional clocksInfo: Destination node fpz8_cpu_v1:inst|\main:DBG_CMD.DBG_WAIT_CMD~0Info: Destination node fpz8_cpu_v1:inst|ALU_FLAGS.C~8Info: Starting register packingExtra Info: Performing register packing on registers with non-logic cell location assignmentsExtra Info: Completed register packing on registers with non-logic cell location assignmentsExtra Info: Started Fast Input/Output/OE register processingExtra Info: Finished Fast Input/Output/OE register processingExtra Info: Moving registers into I/O cells, Multiplier Blocks, and RAM blocks to improve timing and densityExtra Info: Finished moving registers into I/O cells, Multiplier Blocks, and RAM blocksInfo: Finished register packingExtra Info: No registers were packed into other blocksInfo: Fitter preparation operations ending: elapsed time is 00:00:03Info: Fitter placement preparation operations beginningInfo: Fitter placement preparation operations ending: elapsed time is 00:00:03Info: Fitter placement operations beginningInfo: Fitter placement was successfulInfo: Fitter placement operations ending: elapsed time is 00:00:15Info: Fitter routing operations beginningInfo: Average interconnect usage is 17% of the available device resourcesInfo: Peak interconnect usage is 37% of the available device resources in the region that extends from location X11_Y0 to location X22_Y11Info: Fitter routing operations ending: elapsed time is 00:00:13Info: Started post-fitting delay annotationWarning: Timing characteristics of device EP4CE6E22C8 are preliminaryInfo: Delay annotation completed successfullyInfo: Quartus II Fitter was successful. 0 errors, 3 warningsInfo: Peak virtual memory: 310 megabytesInfo: Processing ended: Fri Nov 11 10:24:58 2016Info: Elapsed time: 00:00:43Info: Total CPU time (on all processors): 00:00:42