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https://opencores.org/ocsvn/System09/System09/trunk
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[/] [System09/] [trunk/] [rtl/] [System09_Terasic_DE1/] [system09.pin] - Rev 117
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-- Copyright (C) 1991-2010 Altera Corporation-- Your use of Altera Corporation's design tools, logic functions-- and other software and tools, and its AMPP partner logic-- functions, and any output files from any of the foregoing-- (including device programming or simulation files), and any-- associated documentation or information are expressly subject-- to the terms and conditions of the Altera Program License-- Subscription Agreement, Altera MegaCore Function License-- Agreement, or other applicable license agreement, including,-- without limitation, that your use is for the sole purpose of-- programming logic devices manufactured by Altera and sold by-- Altera or its authorized distributors. Please refer to the-- applicable agreement for further details.---- This is a Quartus II output file. It is for reporting purposes only, and is-- not intended for use as a Quartus II input file. This file cannot be used-- to make Quartus II pin assignments - for instructions on how to make pin-- assignments, please see Quartus II help.-------------------------------------------------------------------------------------------------------------------------------------------------------------------- NC : No Connect. This pin has no internal connection to the device.-- DNU : Do Not Use. This pin MUST NOT be connected.-- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.2V).-- VCCIO : Dedicated power pin, which MUST be connected to VCC-- of its bank.-- Bank 1: 3.3V-- Bank 2: 3.3V-- Bank 3: 3.3V-- Bank 4: 3.3V-- Bank 5: 3.3V-- Bank 6: 3.3V-- Bank 7: 3.3V-- Bank 8: 3.3V-- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND.-- It can also be used to report unused dedicated pins. The connection-- on the board for unused dedicated pins depends on whether this will-- be used in a future design. One example is device migration. When-- using device migration, refer to the device pin-tables. If it is a-- GND pin in the pin table or if it will not be used in a future design-- for another purpose the it MUST be connected to GND. If it is an unused-- dedicated pin, then it can be connected to a valid signal on the board-- (low, high, or toggling) if that signal is required for a different-- revision of the design.-- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins.-- This pin should be connected to GND. It may also be connected to a-- valid signal on the board (low, high, or toggling) if that signal-- is required for a different revision of the design.-- GND* : Unused I/O pin. For transceiver I/O banks, connect each pin marked GND*-- either individually through a 10k Ohm resistor to GND or tie all pins-- together and connect through a single 10k Ohm resistor to GND.-- For non-transceiver I/O banks, connect each pin marked GND* directly to GND-- or leave it unconnected.-- RESERVED : Unused I/O pin, which MUST be left unconnected.-- RESERVED_INPUT : Pin is tri-stated and should be connected to the board.-- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor.-- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry.-- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high.-------------------------------------------------------------------------------------------------------------------------------------------------------------------- Pin directions (input, output or bidir) are based on device operating in user mode.---------------------------------------------------------------------------------Quartus II Version 9.1 Build 304 01/25/2010 Service Pack 1 SJ Web EditionCHIP "system09" ASSIGNED TO AN: EP2C20F484C7Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment-------------------------------------------------------------------------------------------------------------GND : A1 : gnd : : : :VCCIO3 : A2 : power : : 3.3V : 3 :i2c_sclk : A3 : input : 3.3-V LVTTL : : 3 : Yaud_bclk : A4 : input : 3.3-V LVTTL : : 3 : Yaud_daclrck : A5 : input : 3.3-V LVTTL : : 3 : Yaud_adclrck : A6 : input : 3.3-V LVTTL : : 3 : Yvga_r[2] : A7 : output : 3.3-V LVTTL : : 3 : Yvga_g[3] : A8 : output : 3.3-V LVTTL : : 3 : Yvga_b[0] : A9 : output : 3.3-V LVTTL : : 3 : Yvga_b[2] : A10 : output : 3.3-V LVTTL : : 3 : Yvga_hs : A11 : output : 3.3-V LVTTL : : 3 : Yclock_24[1] : A12 : input : 3.3-V LVTTL : : 4 : Ygpio_0[0] : A13 : input : 3.3-V LVTTL : : 4 : Ygpio_0[2] : A14 : input : 3.3-V LVTTL : : 4 : Ygpio_0[4] : A15 : input : 3.3-V LVTTL : : 4 : Ygpio_0[6] : A16 : input : 3.3-V LVTTL : : 4 : Ygpio_0[8] : A17 : input : 3.3-V LVTTL : : 4 : Ygpio_0[10] : A18 : input : 3.3-V LVTTL : : 4 : Ygpio_0[12] : A19 : input : 3.3-V LVTTL : : 4 : Ygpio_0[14] : A20 : input : 3.3-V LVTTL : : 4 : YVCCIO4 : A21 : power : : 3.3V : 4 :GND : A22 : gnd : : : :VCCIO1 : AA1 : power : : 3.3V : 1 :GND : AA2 : gnd : : : :sram_addr[0] : AA3 : output : 3.3-V LVTTL : : 8 : Ysram_addr[2] : AA4 : output : 3.3-V LVTTL : : 8 : Ysram_addr[4] : AA5 : output : 3.3-V LVTTL : : 8 : Ysram_dq[0] : AA6 : bidir : 3.3-V LVTTL : : 8 : Ysram_dq[2] : AA7 : bidir : 3.3-V LVTTL : : 8 : Ysram_dq[4] : AA8 : bidir : 3.3-V LVTTL : : 8 : Ysram_dq[6] : AA9 : bidir : 3.3-V LVTTL : : 8 : Ysram_we_n : AA10 : output : 3.3-V LVTTL : : 8 : Ysram_addr[6] : AA11 : output : 3.3-V LVTTL : : 8 : Yfl_addr[15] : AA12 : output : 3.3-V LVTTL : : 7 : Yfl_addr[13] : AA13 : output : 3.3-V LVTTL : : 7 : Yfl_addr[1] : AA14 : output : 3.3-V LVTTL : : 7 : Yfl_oe_n : AA15 : output : 3.3-V LVTTL : : 7 : Yfl_dq[1] : AA16 : input : 3.3-V LVTTL : : 7 : Yfl_dq[3] : AA17 : input : 3.3-V LVTTL : : 7 : Yfl_dq[5] : AA18 : input : 3.3-V LVTTL : : 7 : Yfl_dq[7] : AA19 : input : 3.3-V LVTTL : : 7 : Yfl_addr[17] : AA20 : output : 3.3-V LVTTL : : 7 : YGND : AA21 : gnd : : : :VCCIO6 : AA22 : power : : 3.3V : 6 :GND : AB1 : gnd : : : :VCCIO8 : AB2 : power : : 3.3V : 8 :sram_addr[1] : AB3 : output : 3.3-V LVTTL : : 8 : Ysram_addr[3] : AB4 : output : 3.3-V LVTTL : : 8 : Ysram_ce_n : AB5 : output : 3.3-V LVTTL : : 8 : Ysram_dq[1] : AB6 : bidir : 3.3-V LVTTL : : 8 : Ysram_dq[3] : AB7 : bidir : 3.3-V LVTTL : : 8 : Ysram_dq[5] : AB8 : bidir : 3.3-V LVTTL : : 8 : Ysram_dq[7] : AB9 : bidir : 3.3-V LVTTL : : 8 : Ysram_addr[5] : AB10 : output : 3.3-V LVTTL : : 8 : Ysram_addr[7] : AB11 : output : 3.3-V LVTTL : : 8 : Yfl_addr[16] : AB12 : output : 3.3-V LVTTL : : 7 : Yfl_addr[14] : AB13 : output : 3.3-V LVTTL : : 7 : Yfl_addr[12] : AB14 : output : 3.3-V LVTTL : : 7 : YRESERVED_INPUT : AB15 : : : : 7 :fl_dq[0] : AB16 : input : 3.3-V LVTTL : : 7 : Yfl_dq[2] : AB17 : input : 3.3-V LVTTL : : 7 : Yfl_dq[4] : AB18 : input : 3.3-V LVTTL : : 7 : Yfl_dq[6] : AB19 : input : 3.3-V LVTTL : : 7 : Yfl_addr[0] : AB20 : output : 3.3-V LVTTL : : 7 : YVCCIO7 : AB21 : power : : 3.3V : 7 :GND : AB22 : gnd : : : :VCCIO2 : B1 : power : : 3.3V : 2 :GND : B2 : gnd : : : :i2c_sdat : B3 : input : 3.3-V LVTTL : : 3 : Yaud_xck : B4 : input : 3.3-V LVTTL : : 3 : Yaud_dacdat : B5 : input : 3.3-V LVTTL : : 3 : Yaud_adcdat : B6 : input : 3.3-V LVTTL : : 3 : Yvga_r[3] : B7 : output : 3.3-V LVTTL : : 3 : Yvga_g[0] : B8 : output : 3.3-V LVTTL : : 3 : Yvga_g[2] : B9 : output : 3.3-V LVTTL : : 3 : Yvga_b[3] : B10 : output : 3.3-V LVTTL : : 3 : Yvga_vs : B11 : output : 3.3-V LVTTL : : 3 : Yclock_24[0] : B12 : input : 3.3-V LVTTL : : 4 : Ygpio_0[1] : B13 : input : 3.3-V LVTTL : : 4 : Ygpio_0[3] : B14 : input : 3.3-V LVTTL : : 4 : Ygpio_0[5] : B15 : input : 3.3-V LVTTL : : 4 : Ygpio_0[7] : B16 : input : 3.3-V LVTTL : : 4 : Ygpio_0[9] : B17 : input : 3.3-V LVTTL : : 4 : Ygpio_0[11] : B18 : input : 3.3-V LVTTL : : 4 : Ygpio_0[13] : B19 : input : 3.3-V LVTTL : : 4 : Ygpio_0[15] : B20 : input : 3.3-V LVTTL : : 4 : YGND : B21 : gnd : : : :VCCIO5 : B22 : power : : 3.3V : 5 :hex2[3] : C1 : output : 3.3-V LVTTL : : 2 : Yhex2[2] : C2 : output : 3.3-V LVTTL : : 2 : Y~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP : C3 : input : 3.3-V LVTTL : : 2 : N~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP : C4 : input : 3.3-V LVTTL : : 2 : NGND : C5 : gnd : : : :VCCIO3 : C6 : power : : 3.3V : 3 :tck : C7 : input : 3.3-V LVTTL : : 3 : YGND : C8 : gnd : : : :vga_r[1] : C9 : output : 3.3-V LVTTL : : 3 : Yvga_g[1] : C10 : output : 3.3-V LVTTL : : 3 : YVCCIO3 : C11 : power : : 3.3V : 3 :VCCIO4 : C12 : power : : 3.3V : 4 :RESERVED_INPUT : C13 : : : : 4 :gpio_1[10] : C14 : input : 3.3-V LVTTL : : 4 : YGND : C15 : gnd : : : :RESERVED_INPUT : C16 : : : : 4 :gpio_1[14] : C17 : input : 3.3-V LVTTL : : 4 : Ygpio_1[15] : C18 : input : 3.3-V LVTTL : : 4 : Ygpio_1[16] : C19 : input : 3.3-V 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: : 3 :RESERVED_INPUT : H11 : : : : 3 :gpio_1[0] : H12 : input : 3.3-V LVTTL : : 4 : Ygpio_1[1] : H13 : input : 3.3-V LVTTL : : 4 : Ygpio_1[2] : H14 : input : 3.3-V LVTTL : : 4 : Yps2_clk : H15 : bidir : 3.3-V LVTTL : : 4 : YRESERVED_INPUT : H16 : : : : 5 :gpio_1[27] : H17 : input : 3.3-V LVTTL : : 5 : Ygpio_1[29] : H18 : input : 3.3-V LVTTL : : 5 : YRESERVED_INPUT : H19 : : : : 5 :GND : H20 : gnd : : : :NC : H21 : : : : :NC : H22 : : : : :hex0[1] : J1 : output : 3.3-V LVTTL : : 2 : Yhex0[0] : J2 : output : 3.3-V LVTTL : : 2 : YNC : J3 : : : : :hex3[3] : J4 : output : 3.3-V LVTTL : : 2 : YNC : J5 : : : : :NC : J6 : : : : :VCCIO2 : J7 : power : : 3.3V : 2 :NC : J8 : : : : :NC : J9 : : : : :VCCINT : J10 : power : : 1.2V : :VCCINT : J11 : power : : 1.2V : :VCCINT : J12 : power : : 1.2V : :VCCINT : J13 : power : : 1.2V : :ps2_dat : J14 : bidir : 3.3-V LVTTL : : 4 : Ygpio_1[28] : J15 : input : 3.3-V LVTTL : : 5 : YVCCIO5 : J16 : power : : 3.3V : 5 :RESERVED_INPUT : J17 : : : : 5 :gpio_0[32] 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